24/11/2003 Funcionamiento del Amplificador de Muestreo y Retención Básicamente el citado circuito permite generar a la salida muestras en intervalos de tiempo discreto, de la señal analógica de entrada durante la “retención”, y 0v durante el “muestreo”. SHA Vin_ANALOG PARAMETERS: Cp = 400p Wn = 50u Vcc = 5 CK_P = 5 CK_N = -5 VAMPL = 2.5 TD = 0.1m FREQ = 1000 Vref V3 0 SAMPLED_OUT CLOCK V2 0 PER = 20u PW = 10u TF = 0 TR = 0 TD = 0 V2 = {CK_P} V1 = {CK_N} AC = 0 DC = 0 0 Fig. Circuito de prueba para pasar una señal de tiempo continuo a tiempo discreto. VIN_ANALOG (V3): CLOCK (V2): Vref (0v): SAMPLED_OUT: señal de entrada senoidal continua de amplitud 2,5v y frecuencia 1kHz. generador de pulsos de ancho 0,25us, entre +/-5v y frecuencia 50kHz. conectada a común para este ejemplo. señal de salida en tiempo discreto. La señal de control CLOCK determinará: en estado alto el ciclo de muestreo ó en estado bajo retención. El Amplificador Operacional realimentado negativamente gana dos bajo esta configuración. Inicialmente la señal CLOCK en estado alto permite la apertura de L2 y, el cierre de L1 y L3, con lo cual Cs se carga a la tensión de entrada (VIN_ANALOG) a través de L3 que a su vez asegura descargado a Ch y la salida (SAMPLED_OUT) permanece en 0v. Bajo estas condiciones se tiene en Cs una carga igual a: Qs = Cs ⋅ VIN [18.1] A los 110us cae CLOCK, con lo cual L1 y L3 se abren separando la entrada (VIN_ANALOG) de Cs y liberando a Ch para que conecte la salida a su carga respectivamente; mientras que L2 se cierra conectando Cs a 0v (Vref). Pasando de este modo al ciclo de retención. 1-1 24/11/2003 Con lo cual la Cs se descarga a través de Ch, siendo: Qs = Qh [18.2] las cargas acumuladas en las capacidades entrada (durante el ciclo de muestreo) y salida (durante el ciclo de retención) respectivamente, con: Cs ⋅ VIN = Ch ⋅ VOUT [18.3] Cs Ch [18.4] tenemos VOUT = VIN 5.0V SAMPLE SAMPLE SAMPLE 0V HOLD HOLD SAMPLE SAMPLE HOLD SAMPLE HOLD HOLD SEL>> -5.0V V(SHA.CLOCK) 3.0V 2.0V 1.0V 0V 102us 110us 120us 130us V(SHA.Vin_ANALOG) V(SHA.SAMPLED_OUT) 140us V(SHA.Vref) 150us 160us 170us 180us 190us 200us 207us Time Fig. Análisis transitorio de señales de entrada y salida entre los 102us y 207us 2.0V SAMPLE SAMPLE SAMPLE SAMPLE SAMPLE SAMPLE 0V HOLD HOLD HOLD HOLD -2.0V HOLD -3.0V 102us 110us 120us V(SHA.Cs:1)-V(SHA.Cs:2) 130us 140us V(SHA.Ch:1)-V(SHA.Ch:2) 150us 160us 170us Time Fig. Análisis de la capacidad de salida Ch y de entrada Cs. 2-2 180us 190us 200us 207us 24/11/2003 Nótese que al ser la capacidad Cs (entrada-sampling) el doble que la capacidad Ch (salida-hold), este proceso dobla a la salida la tensión de entrada, al completarse la descarga de Cs a través de Ch. A los 120us la señal CLOCK vuelve a activar las llaves L1 y L3 con lo cual Cs es conectada a Vin, Ch es cortocircuitada y la salida se fija en 0v. Se pasa al ciclo de muestreo. Finalmente a los 130us vuelve a repetirse un proceso similar que lo sucedido a los 110us. En adelante se examina el caso en cuestión, que es el utilizado en el conversor, conectando Vref a una tensión diferente de 0v. Esto se traduce en una suma ó resta de un valor fijo a la tensión retenida. Obviamente, durante el muestreo el ciclo de muestreo Cs se conecta a Vin, se carga exactamente con la misma Qs sin importar Vref. No así, durante el ciclo de retención, L2 conecta un extremo de Cs a Vref (diferente de 0v), y el otro extremo si a 0v (masa virtual del Operacional) junto con un extremo de Ch, a dicho instante descargado. La corriente fluye a través de Cs y Ch hasta que se cumpla que: Cs ⋅ (VIN − VREF ) = Ch ⋅ VOUT [18.5] con lo cual ahora VOUT = Cs (VIN − VREF ) Ch [18.6] es la nueva tensión de salida. Ejemplo 1: (Con Vref ≠ 0v) El siguiente circuito de prueba consiste en insertar una señal senoidal de 5v de Amplitud y frecuencia 10kHz, la señal de Clock es conectada a un generador de pulsos de 2MSa, (una posible frecuencia máxima de sampling para esta tecnología) generando 120 muestras para el intervalo de prueba de 60us. La señal Vref es un pulso que ajustamos en tiempo y amplitud de forma adecuada para que reste a la entrada, cuando ésta supera por exceso ó por defecto dicho valor, en el semiciclo positivo ó negativo según se trate. 3-3 24/11/2003 SHA Vin_ANALOG Vref V3 Vref VAMPL = 5 TD = 0.01m FREQ = 10000 0 0 PER = 60u PW = 40u TF = 1n TR = 1n TD = 15u V2 = 2.5v V1 = 0v AC = 0 DC = 0 SAMPLED_OUT CLOCK V2 PER = 500n PW = 250n TF = 0 TR = 0 TD = 0 V2 = {CK_P} V1 = {CK_N} AC = 0 DC = 0 0 Fig. Circuito de prueba del SHA 5.0V 0V -5.0V 10us 15us V(SHA.Vin_ANALOG) 20us 25us V(SHA.SAMPLED_OUT) 30us V(SHA.Vref) 35us 40us 45us 50us 55us 60us Time Fig. Respuesta transitoria del Circuito de prueba del SHA para un semiciclo positivo de una senoide de 10kHz, 5Vp a 2MSa con Vref positiva. 4-4 24/11/2003 5.0V 0V -5.0V 10us 15us V(SHA.Vin_ANALOG) 20us 25us V(SHA.SAMPLED_OUT) 30us V(SHA.Vref) 35us 40us 45us 50us 55us 60us Time Fig. Respuesta transitoria del Circuito de prueba del SHA para un semiciclo negativo de una senoide de 10kHz, 5Vp a 2MSa con Vref negativa. Ejemplo 2: Como parte de una etapa del conversor A/D. 2x_SHA representa el SHA de salida en la etapa del pipeline, elabora el residuo muestreando, duplicando y reteniendo el resultado de la resta entre VIN_ANALOG y Vref. A B VR_P/4 ADSC DAC VR_N/4 A DIGITAL_INPUT_A B DIGITAL_INPUT_B VREF_P VREF_N VIN_ANALOG ANALOG_OUTPUT VIN_ANALOG ¬LATCH 1.5BIT_DAC 1.5BIT_ADSC SHA SAMPLED_OUT Vref Vin_ANALOG CLOCK 2x_SHA CLOCK SHA.VIN_ANALOG: señal de entrada continua retenida con la anterior fase de clock. SHA.CLOCK: fase de reloj para esa etapa. SHA.Vref: conectada a la salida del DAC, pudiendo ser 0v, +2,5v ó -2,5v. SHA.SAMPLED_OUT: señal de salida residuo. 5-5 RESIDUO 24/11/2003 4.0V 2.0V 0V -2.0V -4.0V 5us 6us 7us V(PIPELINE_STAGE0.SHA.VIN_ANALOG) 8us 9us 10us 11us 12us 13us V(PIPELINE_STAGE0.SHA.VREF) V(PIPELINE_STAGE0.SHA.SAMPLED_OUT) Time 14us 15us Fig. Comportamiento Transitorio del SHA de salida en la primer etapa de un conversor A/D Pipeline con Vref en 0v y –2.5v. 6-6