9 Acondicionamiento Pre-Digital y recursos compartidos en la Etapa Frontal 9.1 Introducción. Motivación del capítulo: Multiplexado por División del Tiempo (TDM) Después del acondicionamiento de la señal analógica basado en funciones electrónicas tradicionales como la adaptación de impedancias o la compatibilidad eléctrica entre etapas, es necesario un acondicionamiento previo a la digitalización basado en la inclusión de circuitos de muestreo y retención (circuito S&H1) y en el uso conjunto del CAD. La motivación del tema reside en el procedimiento de consecución del multiplexado por división del tiempo (TDM; Time División Multiplexing). Esta técnica se emplea con la finalidad de compartir el CAD en un equipo electrónico de adquisición de señales, ya que se aprovecha que éste último suele ser más veloz que la mayoría de las señales involucradas en la Ingeniería. En este caso, es necesaria la inclusión de amplificadores con cierto grado de adaptación, de ganancia programable, con el fin de poder adaptar señales de cualquier amplitud al margen de entrada del CAD. Por otra parte a menudo es necesaria la inclusión de circuitos S&H que retengan la señal de entrada al convertidor durante el tiempo de conversión. El empleo de canales de comunicación compartidos lleva consigo la introducción de multiplexores analógicos y matrices de conexión. Se realiza un estudio cualitativo de su funcionamiento, y se tratan sus límites operativos, descritos a través de sus parámetros. 9.2 Interruptores analógicos Se emplean en situaciones donde no es posible trabajar con relés. Éstos se emplean en situaciones de muy baja resistencia en estado de conducción, o donde las tensiones involucradas superen en términos absolutos los 15 V o, por el contrario sean de algunos milivoltios. 1 Acrónimo de circuito de muestreo y retención: Sample and Hold circuit. JJGDR-UCA 1 Instrumentación Electrónica. Juan José González de la Rosa 9.2.1 Definición y tipos Un interruptor analógico consta de un transistor (generalmente de efecto campo, FET) que opera entre los estados de corte y saturación por la acción de una señal de control digital. El interruptor analógico ideal se representa mediante un conmutador que posee impedancia nula cuando está cerrado e impedancia infinita cuando está abierto. El interruptor real suele ser un transistor de efecto campo y se modela mediante una resistencia en conducción y dos corrientes de fugas, según muestra la figura 1. D S G Rs Vs Iseñal Ron D Ids IFET S IL Iss vo RL control G Fig. 1. Modelo de un interruptor analógico real y su inserción en el equipo de test. Cuando se insertan interruptores analógicos en los equipos de medida se cometen errores debido al alejamiento de los interruptores reales de los modelos ideales. 9.2.2 Errores y parámetros 9.2.2.1 Errores de conexión Se estudian en este apartado los errores que se cometen al conectar los interruptores en condiciones de CC y CA. Los errores que se cometen en continua son muy pequeños y se cuantifican mediante el factor de pérdidas por inserción (IL; Insertion Loss), dado por: RL IL(dB ) = 20 log R L + RON , donde RON es la resistencia en conducción del interruptor y RL es la resistencia de carga donde se conecta. Obsérvese que cuando la resistencia en conducción es nula las pérdidas por inserción también lo son. El error relativo que se comete resulta ser entonces: 2 JJGDR-UCA 9 Etapa Frontal ε= vo − v s R s + RON = vs Rs + RON + R L Estos errores suelen ser pequeños debido a que la resistencia de conducción y la de la señal suelen ser despreciables frente a la resistencia de carga, que es en general la de entrada de un instrumento. Cuando la señal de entrada al interruptor analógico es alterna, hay que tener en cuenta las capacidades parásitas del interruptor y de la carga. 9.2.2.2 Parámetros Los parámetros de los interruptores analógicos se clasifican en las siguientes categorías: • • • Contacto. Conmutación. Control. 9.3 Multiplexores analógicos Un multiplexor analógico selecciona una de entre varias entradas analógicas y la conduce a su salida. La selección se realiza para una determinada combinación de señales de control que determinan la palabra digital asociada a la entrada de interés. 9.3.1 Esquema interno y tipos La figura 2 muestra el esquema interno funcional de un modelo real. Se aprecia en ella que todos los interruptores analógicos se conectan al mismo punto. Fig. 2. Esquema interno básico y tabla de verdad del multiplexor de 8 canales de entrada DG528. Posee también entradas de borrado (“reset”), de habilitación del dispositivo (“enable”), y de transferencia de la dirección seleccionada (“write”). Este circuito retiene la palabra digital de selección de canal en una cadena de biestables “cerrojo” (“latches”). Estos últimos facilitan la conexión al microprocesador, ya que así no es necesario aplicar constantemente el código de selección del canal; se aplicará una vez, durante un intervalo de tiempo, y en presencia de la señal de escritura. La figura 3 presenta su estructura interna simplificada. JJGDR-UCA 3 Instrumentación Electrónica. Juan José González de la Rosa Fig. 3. Estructura interna simplificada del multiplexor DG528. Si están involucradas señales analógicas diferenciales se emplean modelos que conducen dos de las líneas de entrada correspondientes a la entrada diferencial hacia las dos líneas de salida. La situación se muestra en la figura 4. Fig. 4. Esquema funcional y tabla de verdad del multiplexor de 4 canales diferenciales DG529. 9.3.2 Parámetros y errores Ya que los multiplexores analógicos están formados por interruptores, sus parámetros serán los propios de los segundos, más los derivados de la interconexión de varios interruptores analógicos y del control digital. 9.3.2.1 Deriva de la resistencia de conducción Este es un parámetro de conjunto que establece la máxima diferencia en la resistencia de conducción entre canales. Vine dado por: ∆RON = 4 RON ,máx − RON ,mín RON ,med JJGDR-UCA 9 Etapa Frontal Esta desviación en la resistencia de conducción de los canales influye en el factor de rechazo al modo común de multiplexores diferenciales, cuando éstos se emplean en multiplexado de bajo nivel, compartiendo un mismo amplificador diferencial. La expresión que lo relaciona es: Zc RON CMRR = ∆Z c ∆RON − Zc RON donde los parámetros sin incrementos son valores medios, y Zc es el valor medio de la impedancia de modo común de cada canal de salida del multiplexor diferencial hasta tierra. Esta expresión permite comprobar que, para que el CMRR sea infinito la variación relativa de la impedancia de modo común debe igualar a la variación relativa de la resistencia de conducción, situación muy poco probable. También puede darse la circunstancia de que la variación de la resistencia de conducción sea cero, en cuyo caso es el desapareamiento de las impedancias de modo común el que determina el CMRR; o que el apareamiento sea perfecto y sea la disparidad de las resistencias de conducción la que determine el CMRR. Por ejemplo, si la carga, Zc, es resistiva podemos calcular: Zc 10 6 Ω 10 6 Ω RON 220 Ω 220 Ω CMRR = = = (0,07 ⋅ 220) Ω (0,07 ⋅ 220) Ω ∆Z c ∆RON 0 0 − − − 6 6 220 Ω 220 Ω Zc RON 10 Ω 10 Ω = 10 7 = 64935,065 7 ⋅ 22 En este caso, el CMRR no depende de la frecuencia. En el caso de que la impedancia de modo común sea reactiva (un condensador) el CMRR se degenera con la frecuencia según una respuesta paso-baja. En efecto: Zc RON CMRR = = ∆Z c ∆RON − Zc RON 1 j 2πfC RON ∆Z c ∆RON − 1 RON j 2πfC Si se supone apareamiento perfecto de las impedancias de modo común ∆Zc=0, y resulta: JJGDR-UCA 5 Instrumentación Electrónica. Juan José González de la Rosa 1 j 2πfC RON 1 1 CMRR = = = ∆RON j 2πfC∆RON 2πfC∆RON − RON La resistencia de conducción produce también un error diferencial a altas frecuencias, por efecto de carga. 9.3.2.2 Otras fuentes de error conjuntas Otros parámetros de conjunto para los multiplexores son las corrientes de fuga y las capacidades parásitas. 9.4 Matrices de conexión En equipos de medida con múltiples canales es necesario poder disponer de una de las m entradas en cualquiera de las n salidas. Esta función la desempeñan las matrices de conexión. Las dimensiones comerciales de mXn contactos suelen ser: 4X4, 8X8, 8X12, 16X8 y 16X16 contactos. La figura 5 representa el diagrama de bloques de una matriz de conexión 4X4. Las variables de entrada se notan por Xi y las de salida por Yi. En este caso consta de 16 conmutadores (0-15) cuyo estado se almacena en el dispositivo interno de memoria interna. El descodificador (obsérvese que no tiene por qué ser de prioridad) de 4 entradas permite seleccionar una de las 16 salidas. La entrada C1 recibe la orden de transferencia. Fig. 5. Diagrama de bloques y tabla de verdad de una matriz de conexión. A diferencia del multiplexor, se pueden dar situaciones de riesgo, con más de un interruptor cerrado, por lo que se pueden cortocircuitar varias fuentes de señal, conectando más de una entrada a la misma salida. 6 JJGDR-UCA 9 Etapa Frontal 9.5 Amplificadores de ganancia programable Una señal digital puede modificar el comportamiento de un amplificador. Si la magnitud modificada es la ganancia, se dota al amplificador de la flexibilidad necesaria para permitir la adaptación automática de la señal al margen de entrada de un CAD. Se emplean generalmente dos soluciones para controlar digitalmente la ganancia de un amplificador. La configuración con componentes discretos es muy simple y permite emplear componentes electrónicos no específicos. Por otra parte, existen circuitos electrónicos diseñados a tal fin. 9.5.1 Realización con componentes discretos Es fácil recurrir a ella cuando las señales son unipolares. La figura 6 muestra las dos topologías más comunes, inversora y no inversora. En ambos casos se observa que una palabra digital determina el valor de la realimentación negativa y, en consecuencia, de la ganancia de la configuración. Fig. 6. Configuraciones de amplificadores con ganancia programable mediante componentes discretos. La configuración inversora posee los problemas ya conocidos de inversión de signo y de impedancia de entrada. Ésta última es pequeña y depende de la ganancia seleccionada. Además de estos inconvenientes, la resistencia de conducción de cada interruptor queda en serie con la de realimentación que determina la ganancia elegida por lo que se dan tres tipos de error adicionales. Un error de linealidad asociado a que la resistencia de conducción depende de la tensión aplicada, un error de ganancia, y un error de offset de cero que depende de la ganancia. La configuración no inversora no logra solventar los problemas derivados de la resistencia de conducción. Para ello existen configuraciones que eliminan la resistencia de conducción del camino de las señales, como muestra la figura 7. JJGDR-UCA 7 Instrumentación Electrónica. Juan José González de la Rosa Fig. 7. Configuraciones de amplificadores con ganancia programable no inversores que suprimen del camino de la señal la resistencia de conducción con el fin de eliminar sus efectos. 9.5.2 Realizaciones integradas Se comercializan versiones que incorporan resistencias, interruptores y el decodificador para programar la ganancia, son modelos conocidos los AD524 y AD624 del fabricante Analog Devices. 9.6 Circuitos de muestreo y retención (S&H) Ya que el proceso de conversión de analógica a digital de una señal dura un tiempo, denominado tiempo de conversión, la palabra digital de salida corresponde a uno de los niveles analógicos de entrada comprendidos dentro de ese intervalo de tiempo. Esta incertidumbre en la amplitud debe ser inferior a la resolución del CAD; por lo que la velocidad de la señal no debe exceder un límite a pesar de que el circuito CAD sea veloz. De ahí que se empleen circuitos de muestreo y retención, S&H. 9.6.1 Límite de operación de un conversor A/D para señal sinusoidal. Incertidumbre en el tiempo de puerta La velocidad máxima de cambio de la salida no debe superar la tasa de variación en voltios en la unidad de tiempo correspondiente a la resolución del cuantificador; esta es la incertidumbre máxima aceptada. De esta forma, la velocidad de cambio de la señal de entrada verifica la relación: dv ∆ Margen ≤ = n dt t c 2 ⋅tc (1) donde tc es la suma del tiempo de conversión y del tiempo entre conversiones. Así queda garantizado que durante el tiempo que dure la conversión la señal que se va a digitalizar no cambia más de la resolución. Para una señal sinusoidal que responda a la expresión v(t ) = V ⋅ sen(2πft ), 8 JJGDR-UCA 9 Etapa Frontal Aplicando la expresión (1) se obtiene: dv Margen = V 2πf cos(2πft ) ≤ n dt 2 ⋅ tc La velocidad máxima corresponde al coseno unitario. En términos absolutos: dv dt Margen = V 2πf ≤ 2 n ⋅ tc máx . De aquí se obtiene la limitación en frecuencia que ha de tener la entrada: f ≤ f máx = Margen 2 ⋅ t c ⋅ V 2π n Si el margen de entrada del CAD se adapta a la amplitud de la señal, resulta: f ≤ f máx, adapt = Margen 2 ⋅ t c ⋅ V 2π n = 2V 2 ⋅ t c ⋅ V 2π n = 1 2 ⋅ tc ⋅ π n Resulta evidente que, ya que en general el margen de entrada del convertidor supera al valor pico-pico de la entrada (no tiene sentido la situación contraria), entonces Margen > 2V, y queda la desigualdad: f máx , adapt = 1 2 ⋅ tc ⋅ π n ≤ Margen 1 ⋅ n = f máx V4 1 422 3 2 ⋅ tc ⋅ π >1 Por esta razón, si se da la adaptación del margen de entrada la limitación en frecuencia es mayor, es decir, la frecuencia máxima de operación disminuye: f ≤ f máx , adapt ≤ f máx Ejemplo 1. Un CAD de 12 bits tiene un tiempo de conversión máximo de 50 µs. Para una señal senoidal de entrada adaptada a la entrada del CAD, la frecuencia máxima de operación resulta de: f máx, adapt = 1 2 ⋅ tc ⋅ π n = 1 2 ⋅ 50 ⋅ 10 −6 ⋅ π 12 ≅ 1,55 ( Hz ) Esta limitación operativa es muy elevada y resulta inviable en la mayoría de las aplicaciones industriales. La limitación del ejemplo 1 muestra la imposibilidad de convertir valores instantáneos de señales con frecuencias superiores a la obtenida. Es por tanto necesario interponer un circuito S&H. En estos circuitos, la muestra de la señal de entrada se almacena en un condensador durante el tiempo que dure la conversión. JJGDR-UCA 9 Instrumentación Electrónica. Juan José González de la Rosa En un circuito S&H, es la incertidumbre en el tiempo de apertura de la puerta, la que determina la velocidad de respuesta y, en consecuencia, la máxima frecuencia de operación. Por ejemplo, si al CAD del ejemplo 1 interponemos un circuito S&H con una incertidumbre de 10 ns, entonces la frecuencia máxima resulta: f máx, adapt = 1 2 ⋅ tc ⋅ π n = 1 2 ⋅ 10 ⋅ 10 −9 ⋅ π 12 ≅ 7771,24 ( Hz ) Esto muestra la notable ampliación del margen de frecuencias gracias a la introducción del circuito S&H. 9.6.2 Estructura y ejemplo de circuito S&H basado en amplificadores operacionales En este apartado se estudia un circuito S&H en configuración integradora, como el que se muestra en la figura 8. Los diodos son de protección y nunca van a conducir en régimen de operación normal. Cada transistor Qi se comporta como un interruptor que permite seleccionar el canal de entrada i-ésimo, cuando el circuito forma parte de un multiplexor analógico. Supondremos que su señal de control, Yi, es cero; por lo que está seleccionada su entrada, vi. Cuando QB está cortado, la salida mantiene la tensión del condensador (llamado condensador de retención), ya que no existe camino de descarga porque la resistencia de entrada al AO es infinita; en este caso el modo de funcionamiento se denomina de retención o “hold”. Durante este tiempo se realiza la conversión de esta tensión retenida a una palabra digital. R1 QA C + Ri Qi - QB vi(t) vo(t) D i Yi YB + Fig. 8. Circuito S&H en configuración integradora. Cuando QB conduce (lo hace en la zona óhmica), se pasa al modo de funcionamiento de muestreo, modo “sample”. En el circuito equivalente se suele despreciar la resistencia de conducción de QB y las resistencias de conducción de Qi y de QA se consideran integradas en las resistencias del circuito integrador resultante. Éste determina la máxima frecuencia de operación del circuito. La constante de tiempo del integrador lleva asociada la idea de un tiempo de muestreo; la constante de tiempo del integrador determina el tiempo de muestreo, según muestra la figura 9. 10 JJGDR-UCA 9 Etapa Frontal vo(t) 100% 99% Vfin muestreo t Fig. 9. Evolución de la señal durante el tiempo de muestreo. La salida en función del tiempo es: ( ) vo (t ) = V fin − V fin − Vin ⋅ e − ∆t τ Si se admite un error del 1 % en la adquisición de la señal indicada, es decir, cuando alcance el 99% de la tensión final, se considera la medida del tiempo de muestreo atendiendo a la ecuación anterior, de carga y descarga del condensador. De aquí se obtiene que el tiempo de muestreo es casi 5 veces la constante de tiempo del integrador: ( ) 0,99 ⋅ V fin = V fin − V fin − 0 ⋅ e − 0,01 = −e − Tmuestreo τ ; 0,01 = e − Tmuestreo τ − Tmuestreo τ ; 100 = e = V fin Tmuestreo τ T − muestreo τ ⋅ 1− e → Tmuestreo = τ ⋅ ln (100) ≅ 4,6 ⋅ τ Tmuestreo = τ ⋅ ln (100) ≅ 4,6 ⋅ τ De aquí se sigue que para un modelo de CAD, la señal de control ha de permanecer en modo de retención durante al menos el tiempo de conversión. A este tiempo hay que sumarle el tiempo de muestreo, para obtener el retardo total entre el S&H y el CAD. De esta circunstancia se obtiene el periodo de muestreo mínimo, ya que es imposible disminuir este tiempo por cuestiones de incertidumbre. En consecuencia, se obtiene la frecuencia de muestreo máxima del equipo para un solo canal: f s ,máx = 1 1 = Ts ,mín t c + 4,6 ⋅ τ Y la frecuencia máxima de entrada por canal admisible se obtiene aplicando el criterio de Nyquist: f i ,máx = JJGDR-UCA f s ,máx 2 = 1 2 ⋅ t c + 9,2 ⋅ τ 11 Instrumentación Electrónica. Juan José González de la Rosa Si no se considera la condición del error del 1 % del valor final, y se trata el circuito S&H como un filtro paso-bajo, la frecuencia máxima en la entrada es la frecuencia característica (frecuencia de corte) del integrador: f i ,máx = 1 2⋅π⋅τ En este caso, en el que se ha empleado la definición analógica de ancho de banda, la limitación en frecuencia es mucho menor. Las figuras 10 y 11 muestran respectivamente un circuito de muestreo y retención y las señales involucradas. Fig. 10. Circuito S&H en el capturador de esquemas de PSPICE. Fig. 11. Curvas involucradas en el proceso de muestreo y retención de una señal sinusoidal con amplitud creciente. 12 JJGDR-UCA 9 Etapa Frontal Es interesante comprobar qué sucede cuando aumentamos el valor de la capacidad. 9.6.3 Parámetros y errores Se dividen en tres grupos; los propios de los estados de muestreo y retención y los asociados a la transición entre estos estados. 9.6.3.1 Errores en los estados de muestreo y retención Estado de muestreo: • • • Error de cero y derivas del error de cero. Ganancia y error de ganancia. Deriva térmica de la ganancia. Estado de retención: • Deriva o decremento de la tensión de salida debido al condensador de retención o almacenamiento. Es menor cuanto mayor sea este condensador. Este parámetro se usa a menudo para, combinado con la corriente de fugas del transistor de efecto campo, calcular la capacidad del integrador del circuito S&H. Por ejemplo: =C⋅ iC { corriente fugas → C= • • ∆v o ∆t { ↔ 30 pA = C ⋅ 1,5 mV seg deriva 30 ⋅ 10 −12 ⋅ 10 3 = 20 nF 3 2 Aislamiento. Durante el tiempo de retención, si la entrada cambia no debe cambiar la salida. En la práctica no es así y se evalúa el porcentaje de cambio de la tensión de entrada que aparece en la salida. El origen de este error es el acoplamiento capacitivo a través del interruptor. Depende de la frecuencia de la señal de entrada. Ruido del amplificador de salida. 9.6.3.2 Errores en las transiciones entre estados Transición de retención a muestreo: El transitorio de carga del condensador, hacia el valor final de tensión muestreada, depende de la amplitud y forma de la señal de entrada. Se detallan las especificaciones para una señal escalón de amplitud igual al fondo de escala. El parámetro asociado a esta transición se denomina tiempo de adquisición o muestreo. El circuito S&H debe permanecer en estado de muestreo durante este tiempo. Durante este tiempo de muestreo la salida alcanza su valor final, dentro de una banda de error. Este tiempo es la suma del retardo en la conmutación, el intervalo de JJGDR-UCA 13 Instrumentación Electrónica. Juan José González de la Rosa subida y el tiempo de establecimiento. Como hemos visto, el tiempo de muestreo y el tiempo de conversión determinan el tiempo asociado a cada canal muestreado. Transición de muestreo a retención: Durante esta transición, se abre el interruptor semiconductor de control (transistor de efecto campo QB de la figura 8) pasando su resistencia del valor de la resistencia de conducción a alta impedancia. La apertura del interruptor no es instantánea ni siempre se da con el mismo retardo. En consecuencia, en la práctica el valor retenido no coincidirá con el muestreado. A continuación se consideran los parámetros involucrados en esta transición. a) El primer parámetro involucrado se denomina tiempo de apertura. Este es el tiempo necesario para que el interruptor pase del estado de muestreo al de retención. Este tiempo se mide desde el 50 % del valor final de la señal de control hasta el instante en que la salida deja de seguir a la entrada. La situación se muestra en la figura 12. En esta figura se ha despreciado el retardo entre la entrada del circuito S&H y su salida, que coincide con la tensión en bornes del condensador. Estado de retención 50 % Señal de control Resistencia interruptor analógico Estado de muestreo Alta-corte Bajaconducción Retardo digital Retardo interruptor vi(t) Incertidumbre vo(t) Fig. 12. Situación de medida del tiempo de apertura en una transición del estado de muestreo al de retención. Por otra parte, durante la evolución del interruptor desde conducción a corte, la salida se considera en término medio. En consecuencia, se puede definir un tiempo de apertura efectivo dado por la siguiente expresión: t ap _ ef = t ret _ digital + 14 t int_ anal 2 JJGDR-UCA 9 Etapa Frontal Se considera por tanto, el tiempo de apertura efectivo como la suma del tiempo de retardo digital dado por el circuito de control y la mitad del tiempo de transición de impedancias del interruptor analógico. Se ha considerado nulo el retardo entre entrada y salida debido a la constante de tiempo del condensador. b) Incertidumbre en el tiempo de apertura. Es una medida del “jitter”. Se entiende por tal el desplazamiento en el tiempo de un punto de transición de una señal respecto de su posición esperada. c) Error de transferencia de carga. Cuando se pasa al estado de retención, se transfieren cargas no deseadas al condensador de retención a través de capacidades parásitas. d) Transitorio de conmutación. Se especifica el tiempo de establecimiento de la conversión dentro de una banda de amplitudes. Vimos para nuestro circuito S&H basado en amplificadores operacionales que el tiempo de muestreo o de adquisición venía dado aproximadamente por: Tmuestreo = 4,6 ⋅ τ A este tiempo hemos de añadir el tiempo de estabilización en una situación más general; ya que no bastará con que se alcance un porcentaje del recorrido final de la señal, sino que la tensión final que de dentro de una banda de error. En ese caso: Tmuestreo = 4,6 ⋅ τ + t establec En consecuencia, la frecuencia máxima de operación, incluyendo el tiempo de conversión del CAD resulta: f s ,máx = 1 1 = Ts ,mín 4,6 ⋅ τ + t establec + t c Existen otros parámetros de un circuito S&H, relacionados con el margen de entrada de tensiones, impedancias y otros más relativos al carácter analógico del circuito y que el lector podrá consultar en cualquier libro de circuitos electrónicos analógicos aplicados. Referencias [1] [2] R. Pallás, Adquisición y distribución de señales, Marcombo, Boixareu editores, 1987. J.J.G. De la Rosa, Circuitos Electrónicos Basados en el Amplificador Operacional. Problemas, Fundamentos Teóricos y Técnicas de Identificación y Análisis, Marcombo, Boixareu editores, 2001. JJGDR-UCA 15