diseño de un convertidor análogo-digital integrado tipo paralelo

DISEÑO DE UN CONVERTIDOR ANÁLOGO-DIGITAL INTEGRADO
TIPO PARALELO
Autores
Iván Jaramillo J. i_jaramj@ing.unal.edu.co (1)
Antonio García R. angarcia@uniandes.edu.co (2)
Fernando Prieto Avellaneda (3)
Carlos Andrés Jarro (3)
Diego Andrés Zapata (3)
(1) Director GMUN - Grupo de Microelectrónica Universidad Nacional de Colombia.
(2) Director CMUA – Centro de Microelectrónica Universidad de los Andes.
(3) Estudiantes Ing. Electrónica Pontificia Universidad Javeriana - Colombia
RESUMEN: En este articulo se trata el desarrollo de un convertidor análogo-digital tipo
paralelo, con técnicas de folding y circuitos pseudoanálogas, presenta mejoras en cuanto
reducción de área y complejidad en la arquitectura en comparación con una configuración de
convertidor ordinaria.
DISEÑO DE UN CONVERTIDOR ANÁLOGO-DIGITAL INTEGRADO TIPO PARALELO
Iván Jaramillo J. i_jaramj@ing.unal.edu.co (1)
Antonio García R. angarcia@uniandes.edu.co (2)
Fernando Prieto Avellaneda, Carlos Andrés Jarro, Diego Andrés Zapata (3)
(1) Director GMUN - Grupo de Microelectrónica Universidad Nacional de Colombia
(2) Director CMUA – Centro de Microelectrónica Universidad de los Andes.
(3) Estudiantes Ing. Electrónica Pontificia Universidad Javeriana - Colombia
RESUMEN: En este articulo se trata el desarrollo de un convertidor análogo-digital tipo paralelo, con técnicas
de folding y circuitos pseudoanálogas, presenta mejoras en cuanto reducción de área y complejidad en la
arquitectura en comparación con una configuración de convertidor ordinaria.
1.
INTRODUCCION
Los convertidores A/D en conjunto con el proceso
de filtración, son la etapa principal en un sistema
de procesamiento de señales. Luego, el
mejoramiento e innovación en esta etapa conlleva
al desarrollo de sistemas de procesamiento de
mayor capacidad, resolución y aplicabilidad.
Además, desarrollar celdas tanto digitales como
análogas bajo un mismo substrato en tecnología
CMOS y analizar su interacción y efecto sobre el
proceso de conversión.
2.
PLANTEAMIENTO DEL PROYECTO
En muchas aplicaciones, es necesario tener un
tiempo corto de conversión. Esto ha llevado al
desarrollo de un convertidor A/D de alta velocidad
que utiliza técnicas paralelas que acortan el tiempo
de conversión. Lo máximo que se puede alcanzar
en tiempos de conversión es de un ciclo de reloj1.
Algunas de las arquitecturas de alta velocidad
intercambian velocidad por área y requieren mas de
un ciclo de reloj, pero mucho menos ciclos de reloj
que los utilizados por la arquitectura de
aproximaciones sucesivas por ejemplo.
La figura 1 es un diagrama de bloques general de
un convertidor tipo paralelo o flash. Este
convertidor consiste básicamente en un arreglo de
2n–1 comparadores e igual número de referencias
de tensión, donde n es el número de bits de la
información digital entregada por el convertidor.
Estas referencias van conectadas a los terminales de
1
los comparadores dejando el otro terminal para la
señal análoga de entrada. Las salidas de los
comparadores se pasan a una red codificadora para
determinar la palabra digital de salida.
Geiger L. Randall y Phillip E. Allan VLSI Design
Tecniques for Analog and Digital Circuits
1990 Mac Graw Hill
Figura 1. Diagrama en Bloques de un ADC Tipo
Paralelo Simple.
Como ya se mencionó un convertidor A/D tipo
paralelo puede hacer la conversión de una señal
análoga a una palabra digital en un ciclo de reloj.
Durante el primer semiciclo la señal análoga es
cargada y comparada. En el segundo semiciclo, la
red digital codifica la palabra correspondiente y la
almacena en un registro o buffer. La
implementación de un convertidor de alta velocidad
necesita de una gran área de silicio. Con este
convertidor para tener una resolución de 5 bits se
necesitarán 31 comparadores para realizar la
conversión en un ciclo de reloj, sin embargo, existe
un método de reducción de área y componentes
conocida como Folding. En este caso el diagrama
en bloque para un convertidor con técnica de
folding sé nuestra en la figura 2.
Figura 2. Diagrama en Bloque de un ADC Tipo
Paralelo Con Folding.
La forma de trabajo es esencialmente la misma,
salvo que la señal análoga es procesada antes de ser
comparada. El proceso de la señal análoga se hace
en un ciclo de reloj y en un segundo ciclo de reloj
se hace la comparación de la señal procesada.
Tomar la señal análoga y procesarla es básicamente
determinar el rango en el cual se encuentra la señal.
Esta operación se efectúa mediante un conjunto de
comparadores y desplazadores de nivel (ver figura
3). La salida de los comparadores determinan en
cual de los cuatro (4) rangos de tensión análogos
esta la señal de entrada, al mismo tiempo a la señal
de análoga se le suma un nivel DC mediante los
desplazadores de nivel. Una lógica combinatoria
determina cual desplazador de nivel debe entregar
la señal a un buffer de salida, la cual debe estar en
un rango de tensión de V1.9V.
En un caso específico, si se aplica una entrada
análoga de +3.8V/-3.8V a un convertidor A/D de
5bits, sin procesamiento de la señal análoga se
puede encontrar que el nivel de tensión entre dos
referencias de tensión consecutivas es de 237mV o
7.6/(2n), este valor es el mínimo valor análogo que
puede codificar el convertidor con 31
comparadores, ahora, manteniendo la misma
resolución, y aplicando el procesamiento a la señal
análoga (Folding)2 se puede lograr una conversión
con 7 comparadores de la siguiente forma: Se
divide la señal de entrada en 4 rangos (0V/1.9V,
1.9V/3.8V, 0V/-1.9V, -1.9/-3.8), donde el rango de
tensión a convertir es acotado de 0V a 1.9V de esta
forma 1.9V/(2n)= 237mV, despejando n se tiene
que n≅ 3 y los otros 2 bits de la salida son el signo y
el rango, bits que proporciona el circuito de folding,
él numero de comparadores se reduce a 7, lo cual
muestra una reducción total del área muerta del
chip y por ende disminuye el consumo de potencia.
El bloque de comparación toma la señal análoga
procesada y la compara con diferentes referencias
de tensión, de esta comparación se genera un
código lineal el cual depende estrictamente de la
señal análoga a la entrada del comparador,
siguiendo la función de transferencia modelada en
la figura 4. Se puede observar que cada paso
análogo LSB es de 237mV correspondiente al nivel
de tensión entre dos referencias de tensión
consecutivas o al nivel de tensión correspondiente
al cambio de un BIT a la salida del bloque.
Figura 4. Función de Transferencia del Bloque
de Comparación.
Figura 3. Diagrama en Bloque del Folding.
Ahora bien si la señal es bipolar el comparador que
tiene como referencia cero voltios es el encargado
de determinar su polaridad.
2
Van Valburg Johan y Van De Plasshe An 8-b
650Mhz Folding ADC
IEEE journal of solid stated circuits vol. 27 # 12
Dic 1992
El bloque de referencias de tensión se implementa
por medio de desplazadores diferenciales de nivel
(ver figura 5). La referencia de tensión es producida
aprovechando el rango lineal de entrada de una
configuración diferencial. El rango lineal de entrada
esta limitado por la corriente de polarización del par
diferencial y las dimensiones de los dispositivos
MOS (W, L). Si los pares diferenciales y la fuente
de corriente de polarización son iguales, y el espejo
NMOS posee las mismas dimensiones en ambos
transistores. Cuando el par diferencial de la
izquierda es alimentado con una tensión V en sus
terminales de entrada, esta misma tensión es
reflejada en los terminales de entrada del par
diferencial de la derecha, por medio del espejo de
corriente NMOS, quedando una diferencia de
tensión entre referencias de tensión igual V.
Figura 5. Desplazador de Nivel Diferencial.
Este método para generar referencias de tensión
satisface el rango de tensión entre dos referencias
consecutivas para un convertidor A/D tipo paralelo,
ya que el rango lineal de entrada del par diferencial
puede ser ajustado independiente de tensión de
umbral (Vt) de los transistores, logrando obtener
tensiones mayores y menores a este valor.
Este rango lineal de entrada para el convertidor A/D
tipo paralelo debe ser mayor a 237mV, debido al el
bloque de folding, el cual entrega dos de los cinco
bits de salida del convertidor. Quedando tres bits,
los cuales son generados por el bloque de
comparación junto con el bloque de codificación, es
decir, que el numero de referencias de tensión y
comparadores se reduce a 7, quedando una
diferencia de tensión entres dos referencias
consecutivas de:
∆V =
1.9
= 237mV
23
Teniendo en cuenta este valor y dado que el par
diferencial del desplazador de nivel se realizara
mediante transistores PMOS, el manejo diferencial
de entrada del par esta dado por la siguiente
ecuación:
∆V ≤
2I
Kp´(W / L )
El bloque de codificación toma la salida del bloque
de comparación y codifica el código lineal de 7 bits
a un código binario de tres bits. De la salida del
bloque de folding se toman los otros 2 bits que son:
uno que indique si la entrada análoga esta por
encima de 1.9 o por debajo de –1.9 y otra que
indica si la señal es positiva o negativa, de esta
forma tendremos una salida de 4 bits más uno de
signo y la salida tendrá una codificación binaria. La
salida de la codificación es three state y solo a
través de un pulso externo de lectura (OE) se activa
a baja impedancia, para que la información pueda
ser leída.
El bloque de control es el encargado de generar las
señales que controlan a cada bloque del
convertidor. Este bloque es sencillamente una
máquina de estados, cuyo diagrama se puede ver en
la figura 6, en donde se observa la función que
desempeña cada uno de los estados, el valor de las
salidas o señales de control de cada estado y el
valor de las entradas que determinan un cambio de
estado. Además, se observa los dos modos de
operación del convertidor A/D (modo de
convertidor y modo prueba) y el ciclo de lectura del
convertidor.
Ambos modos de operación consisten de dos
estados (ver diagrama de tiempos en la figura 7). El
primero de ellos, el estado de folding, en el cual se
activa la señal de FLD para que el conjunto de
comparadores que posee el bloque de folding,
determine en que rango se encuentra la señal de
entrada Vin, y así, adecuar esta señal al rango de
0V a 1.9V para que sirva como entrada al bloque de
comparadores del convertidor. El segundo estado
es el de comparación, el cual mantiene la señal de
FLD y activa la señal CP para que el bloque de
comparadores realice la comparación, y así, obtener
los tres bits restantes de la palabra digital a la
salida.
Figura 6. Diagrama de Estados del Bloque de
Control.
Figura 8. Comparador Pseudoanálogo.
En la primera mitad del pulso de control, el
capacitor es cargado al valor de la referencia de
tensión, al mismo tiempo, el amplificador,
compuesto por dos inversoras CMOS, es llevado a
un punto de la curva de trasferencia donde su
entrada y salida son iguales por medio de un corto
entre entrada y salida, esto es conocido como fase
de autocero, la cual permite polarizar el
amplificador en una parte lineal de la curva de
trasferencia para así en la segunda mitad del pulso
de control amplificar con el menor offset posible.
Figura 7. Diagrama de Tiempos del Bloque de
Control.
EL COMPARADOR PSEUDO ANÁLOGO
Este bloque combina elementos digitales para crear
unas estructuras análogas, tal como un comparador.
El diseño es mas complicado que un comparador
análogo convencional, pero tiene ventajas
operativas como bajo offset, alto slew rate, baja
histéresis y fácil implementación como celda
análoga en un circuito integrado.
El comparador pseudo análogo es como se muestra
en la figura 4. Esta compuesto básicamente por un
capacitor que almacena la diferencia de carga entre
la referencia de tensión y la señal análoga
procesada, por medio de dos multiplexores
controlados por un pulso de control.
En la segunda mitad del pulso de control es
eliminada la fase de autocero y el capacitor es
conectado a la señal análoga procesada,
amplificando así, la diferencia de tensión entre la
referencia de tensión y la señal análoga de entrada.
Luego un registro a la salida mantiene el dato, hasta
que este sea codificado y leído por la CPU.
Entre los aspectos a tener en cuenta de la
información que recibe el comparador es el offset
de la señal ya que esta sumada al offset y a la
histéresis del sistema, generan dos errores de
cuantificación conocidos como error de offset y
error de linealidad, estos pueden ser minimizados a
medida que el disparo de conmutación del
comparador sea simétrico y una pequeña diferencia
de voltaje sobre el capacitor pueda ser amplificada
lo suficiente para disparar el comparador. Otro
factor que se suma en este error es el offset del
bloque de folding el cual debe ser minimizado para
lograr una señal análoga procesada con la menor
distorsión posible.
3.
LAYOUT CIRCUITO.
LAYOUT FINAL
A continuación se muestran los layouts realizados,
de los distintos bloques que conforman el ADC.
Referencia de Tensión
4.
Control
DATOS TECNICOS
V+ Voltaje de polarización de 5 voltios
V- Voltaje de polarización de –5 voltios
GDN Tierra del circuito
CLK Reloj externo de 5MHz.
Vin Voltaje de entrada análoga(-3.8V, 3.8V)
SC Start Convertion
OE Output Enable .
Test.
EOC End of Convertion.
D0-D4 Bits de salida.
Función interna track and hold.
Interface con microprocesador por SC, OE. y EOC.
Ajuste total de error de
1
± LSB y ± 1LSB
2
Tiempo de Conversión de 400ns.
Slew Rate de la señal de entrada de 592mV/µs
Resolución de 5 bits.
Salida Three State.
No se requiere ajuste de cero y escala completa.
Temperatura de 0ºC a 70ºC
Total área: 8.6mm2
Comparador
5.
CONCLUSIONES
El desarrollo de un convertidor A/D tipo paralelo
con técnicas pseudoanálogas y de folding, presenta
grandes ventajas en el diseño de estructuras
análogas complejas en comparación con
configuraciones de convertidores A/D tipo paralelo
simples. Además, el diseño de estructuras análogas
tales como el comparador se puede realizar con
técnicas de diseño digital.
6.
BIBLIOGRAFIA
[1] BROOKS, Todd L. DEL MURO,
Anthony HARSTON, Stephen W.
ROBERTSON, David H. y KELLY, Daniel
F. A Cascaded Sigma–Delta Pipeline A/D
Converter with 1.25 MHz Signal Bandwidth
and 89 dB SNR: IEEE journal of solid-state
circuits, Diciembre 1997,Vol. 32, No. 12.
[2] HASKARD, Malcom R. y MAY, Ian C.
Analog VLSI Design Nmos and Cmos:
Prentice Hall: 1988
[3] VAN DE PLASSCHE, Rudy y
SCHOUWENAARS, Hans J. IEEE journal
of solid-state circuits . Diciembre 1982 Vol.
sc –17, No 6.
[4] VENES, Ardie G.W. y VAN DE
PLASSCHE, Rudy. IEEE journal of solidstate circuits. Diciembre 1996 Vol 31, No
12.
[5] WESTE, Neil y ESHRAGHIAN,
Kamran. Principles of CMOS VLSI Design:
Addison-Wesley, 1993