Diapositiva 1 - Escuela de Ingeniería Electrónica

Generador de reloj 8284
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EL - 4311
Estructura de
Microprocesadores
Ing. José Alberto
Díaz García
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GENERADOR DE RELOJ 8284
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DIAGRAMA DE BLOQUES
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DIAGRAMA DE BLOQUES
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DIAGRAMA DE BLOQUES
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DIAGRAMA DE BLOQUES
t
VC (t ) = V (1 − e RC )
t = 50μseg
V = 4.5
VC = 1.05
RC = 188 X 10 −6
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ESTADOS LOGICOS DE PINES DE
CONTROL
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Respecto al cristal
• X1 y X2
• Entrada de
cristal
• Frecuencia
máxima 24Mhz
– 30Mhz para el
8284A1
– IBM PC utiliza
14.31818Mhz
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ENTRADAS PARA SINCRONIA
• CSYNC
• Sincronía de reloj
• Le permite a
diferentes 8284
utilizar la misma
señal de reloj.
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ENTRADAS
•
•
•
•
RDY1 y AEN1
Ready 1
Address Enable 1
Provee la señal de
ready al CPU a
insertar estados de
espera
• RDY1 conectada a
DMAWAIT
• AEN1 conectada a
RDY/WAIT
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ENTRADAS
•
•
•
•
RDY2 & AEN2
Ready 2
Address Enable 2
Utilizada para
sistemas con
múltiples
procesadores
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Salidas
• PCLK
• Peripheral clock
• Salida 1/6 de la
frecuencia a el
temporizador 8253
– Tonos a parlantes
– Otras funciones