Tcp Tmem Memoria Principal Mem Rd Wr a Dir A ALU entera Mux X

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Tcp
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Dir B
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entera
Selop
Banco de
Registros
Lac
Entrada
Mux Y
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Talu
Acum
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Rd
Memoria
Principal
Tmem
Tac
Bus de datos / direcciones
Reloj
Oscilador
DIT
Li
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R.Ins Desp./ DI.
C.Fases
Unidad de Control
LFlags
Registro Estado
a Dir B
señales de control
1
Reset
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Inc
X0
Y0
Mux X
Dir B
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Sal A
Sal B
Banco de
Registros
Lac
Mux Y
ALU
entera
Selop
Entrada
Tcp
Wr
Talu
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Lr
Mem
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Memoria
Principal
Tmem
Tac
Bus de datos
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Bus de direcciones
Reloj
Oscilador
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a Dir A
C.Fases
R.Ins Desp./ DI.
Unidad de Control
LFlags
Registro Estado
a Dir B
señales de control
2
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Inc
Tcp
Dir.
Salida
ALU
entera
Selop
Banco de
Registros
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Memoria
Principal
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Bus de datos
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Bus de direcciones
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Oscilador
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R.Ins Desp./ DI.
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Unidad de Control
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Registro Estado
señales de control
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Salida
Banco de
Registros
Entrada
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ALU
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Memoria
Principal
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R.Ins Desp./ DI.
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Unidad de Control
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Registro Estado
señales de control
4
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Tcp
X0, X1
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Banco de
Registros
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Reloj
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Bus de datos / direcciones
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Acum
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Principal
R.Ins Desp./ DI.
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Unidad de Control
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señales de control
5
Registro Estado
Reset
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Inc
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Salida
Banco de
Registros
Selop
Entrada
Lr
Lac
ALU 1
mul / div
ALU 2
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Memoria
Principal
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Reloj
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R.Ins Desp./ DI.
C.Fases
Unidad de Control
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Registro Estado
señales de control
6
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Inc
X0
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Salida
ALU
coma fija
Banco de
Registros
de coma
fija
Entrada
Lr
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Mem
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Memoria
Principal
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Banco de
Registros
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