Circuitos digitales configurables Parte3 Tema 4
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Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables SISTEMAS ELECTRÓNICOS DIGITALES BLOQUE 2 CIRCUITOS DIGITALES CONFIGURABLES (PARTE 3: Tema 4) CONJUNTO CONFIGURABLE DE PUERTAS FPGA (Field Programmable Gate Array) Recursos de sincronización y distribución del reloj Enrique Mandado Pérez María José Moure Rodríguez Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables FPGA (Field Programmable Gate Array) RECURSOS DE SINCRONIZACIÓN Y DISTRIBUCIÓN DEL RELOJ Los circuitos digitales del tipo FPGA son sistemas secuenciales síncronos y en estos últimos se deben cumplir un conjunto de requisitos (Requirements): - El generador de impulsos debe ser estable. - La tensión de alimentación del generador de impulsos debe ser estable. -Los flancos deben tener una pendiente (Slew rate) de 90º. -Las entradas asíncronas se deben sincronizar para eliminar la metaestabilidad. -Los flancos activos del generador de impulsos deben llegar en el mismo instante a la entrada C de todos los biestables activados por flancos (null clock Skew). Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables FPGA (Field Programmable Gate Array) RECURSOS DE SINCRONIZACIÓN Y DISTRIBUCIÓN DEL RELOJ El generador de impulsos debe ser estable Para ello el generador de impulsos (Reloj) se debe implementar con un cristal de cuarzo externo a la FPGA conectado a dos amplificadores internos el segundo de los cuales tiene una baja impedancia de salida (Buffered). Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables FPGA (Field Programmable Gate Array) RECURSOS DE SINCRONIZACIÓN Y DISTRIBUCIÓN DEL RELOJ La tensión de alimentación del generador de impulsos debe ser estable Para ello la salida de la fuente de alimentación se debe aplicar al generador de impulsos a través de un filtro paso bajo como el de la figura. Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables FPGA (Field Programmable Gate Array) RECURSOS DE SINCRONIZACIÓN Y DISTRIBUCIÓN DEL RELOJ Los flancos deben tener una pendiente (Slew rate) nula Eso se logra también mediante un amplificador de baja impedancia de salida excepto cuando la distancia entre el generador de impulsos y la entrada C del biestable activado por flancos más alejado es elevada. Amplificador de baja impedancia No es adecuado si la distancia entre el generador y la entrada C es elevada Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables FPGA (Field Programmable Gate Array) RECURSOS DE SINCRONIZACIÓN Y DISTRIBUCIÓN DEL RELOJ Las entradas asíncronas se deben sincronizar para eliminar la METAESTABILIDAD que es debida a que todos los biestables síncronos están basados en el biestable asíncrono R-S (R-S latch) V SN1 = V EN2 N1 S 1 ≥1 Q Q Estado estable N2 Estado inestable (Metaestable) 1 ≥1 Q Q R Estado estable V SN2 = V EN1 Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables COMPORTAMIENTO DEL BIESTABLE R-S Cronograma de las situaciones en las que el biestable R-S se pone en el estado metaestable Impulso de corta duración S t < t min R Q Estado metaestable Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables FPGA (Field Programmable Gate Array) RECURSOS DE SINCRONIZACIÓN Y DISTRIBUCIÓN DEL RELOJ Las entradas asíncronas se deben sincronizar para eliminar la metaestabilidad Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables FPGA (Field Programmable Gate Array) RECURSOS DE SINCRONIZACIÓN Y DISTRIBUCIÓN DEL RELOJ Los flancos activos del generador de impulsos deben llegar en el mismo instante a la entrada C de todos los biestables activados por flancos (null clock Skew). dC tiene que ser menor que dL Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables FPGA (Field Programmable Gate Array) RECURSOS DE SINCRONIZACIÓN Y DISTRIBUCIÓN DEL RELOJ Los flancos activos del generador de impulsos deben llegar en el mismo instante a la entrada C de todos los biestables activos por flancos (null clock Skew). El reloj no debe pasar a través de puertas lógicas Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables FPGA (Field Programmable Gate Array) RECURSOS DE SINCRONIZACIÓN Y DISTRIBUCIÓN DEL RELOJ Los flancos activos del generador de impulsos deben llegar en el mismo instante a la entrada C de todos los biestables activados por flancos (null clock Skew). Se puede lograr mediante: - Amplificadores de baja impedancia de salida (Low-skew clock buffers). - Amplificadores de retardo nulo con bucles de fase enclavada (PLL) (Zero-delay buffers with PLL) - Amplificadores de retardo nulo con bucles de retardo variable (DLL) (Delay-locked loop) Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables FPGA (Field Programmable Gate Array) RECURSOS DE SINCRONIZACIÓN Y DISTRIBUCIÓN DEL RELOJ Los flancos activos del generador de impulsos deben llegar en el mismo instante a la entrada C de todos los biestables activados por flancos (null clock Skew). AMPLIFICADORES DE BAJA IMPEDANCIA DE SALIDA Los amplificadores de baja impedancia (Low skew buffers) son una solución adecuada cuando las distancias son similares. Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables FPGA (Field Programmable Gate Array) RECURSOS DE SINCRONIZACIÓN Y DISTRIBUCIÓN DEL RELOJ Los flancos activos del generador de impulsos deben llegar en el mismo instante a la entrada C de todos los biestables activos por flancos (null clock Skew). AMPLIFICADORES DE BAJA IMPEDANCIA DE SALIDA Si el generado de impulsos se conecta a muchos puntos se puede elevar el número de amplificadores Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables FPGA (Field Programmable Gate Array) RECURSOS DE SINCRONIZACIÓN Y DISTRIBUCIÓN DEL RELOJ Los flancos activos del generador de impulsos deben llegar en el mismo instante a la entrada C de todos los biestables activos por flancos (null clock skew). Los amplificadores de baja impedancia no son adecuados cuando el circuito tiene dimensiones elevadas Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables FPGA (Field Programmable Gate Array) RECURSOS DE SINCRONIZACIÓN Y DISTRIBUCIÓN DEL RELOJ Los flancos activos del generador de impulsos deben llegar en el mismo instante a la entrada C de todos los biestables activados por flancos (null clock skew). El reloj no lleva información y por ello se puede retrasar sin pérdida de información: Si se retrasa un ciclo completo (360º) los flancos se producen al mismo tiempo. Bucle de fase enclavada analógico ( Phase locked loop) (PLL) Cuando la señal aplicada a la entrada y la señal realimentada tienen la misma fase el detector de fase genera una señal nula y el oscilador controlado en tensión mantiene constante la frecuencia de la señal de salida. Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables FPGA (Field Programmable Gate Array) RECURSOS DE SINCRONIZACIÓN Y DISTRIBUCIÓN DEL RELOJ Bucle de fase enclavada digital (Digital Phase locked loop) (DPLL) Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables FPGA (Field Programmable Gate Array) RECURSOS DE SINCRONIZACIÓN Y DISTRIBUCIÓN DEL RELOJ Amplificadores de retardo nulo con bucles de fase enclavada (DPLL) (Zero-delay buffers with PLL) El VCO del PLL puede dar lugar a inestabilidad y acumular desfases Escuela Técnica de Ingenieros de Telecomunicación Departamento de Tecnología Electrónica Universidad de Vigo Circuitos digitales configurables FPGA (Field Programmable Gate Array) RECURSOS DE SINCRONIZACIÓN Y DISTRIBUCIÓN DEL RELOJ Amplificadores de retardo nulo con bucles de retardo variable (Delay-locked loop) (DLL) (Zero-delay buffers with DLL)
