Apuntes_2.3

Ingeniería Técnica de Telecomunicación SS. EE.
Curso 3º
Microelectrónica I
2010/11
Resumen
TEMA 2. Dispositivos y modelos MOS.
2.3. Modelado de los transistores MOS.
Modelos SPICE del transistor MOS.
No es posible describir con ecuaciones sencillas los transistores modernos.
El desarrollo de herramientas de CAD hace factible su simulación.
La simulación de circuitos permite refinar los diseños electrónicos.
La extracción de los dispositivos asociados a un layout permite una simulación
eléctrica precisa.
SPICE es la herramienta de simulación eléctrica más ampliamente utilizada
(Universidad de Berkeley).
Mxxxx: MOSFETs
General form:
MXXXXXXX ND NG NS NB MNAME <L=VAL> <W=VAL>
<AD=VAL> <AS=VAL>
+ <PD=VAL> <PS=VAL> <NRD=VAL> <NRS=VAL>
<OFF>
+ <IC=VDS, VGS, VBS> <TEMP=T>
Examples:
M31 2 17 6 10 MODM L=5U W=2U
M1 2 9 3 0 MOD1 L=10U W=5U AD=100P AS=100P
+PD=40U PS=40U
ND, NG, NS, and NB are the drain, gate, source, and bulk (substrate) nodes,
respectively.
Resumen_Tema 2.3_10_11
Microelectrónica I
I.T.T. SS.EE.
1
MNAME: the model name.
L, W: the channel length and width, in meters.
AD, AS : the areas of the drain and source diffusions, in meters2 .
PD, PS: perimeters of the drain and source, in meters (0 by default).
NRD, NRS: designate the equivalent number of squares of the drain and
source diffusions; these values multiply the sheet resistance RSH specified on
the .MODEL control line for an accurate representation of the parasitic series
drain and source resistance of each transistor (1 by default).
SPICE permite elegir para simulación entre varios modelos de transistor MOS.
- Modelo: Conjunto de parámetros que pueden ser utilizados por la
herramienta para caracterizar el comportamiento de un transistor.
La instrucción level se emplea para realizar la elección del modelo.
- El nivel 1 utiliza las ecuaciones comentadas en el tema anterior.
- El nivel 2 es un modelo más complejo denominado de control de carga.
- El nivel 3 está asociado a un modelo empírico.
Los modelos anteriores presentan limitaciones que se acentúan cuando se
simula el comportamiento de transistores de canal corto (longitud de canal
inferior a 1 micra). Son utilizados para obtener una estimación inicial del
comportamiento del circuito.
Para que una simulación aporte resultados fiables, es necesario disponer de los
parámetros tecnológicos de los dispositivos.
Los parámetros tecnológicos son aportados por el fabricante, y deben ser el
resultado de numerosas medidas, así como del análisis estadístico de valores
tomados en el proceso de fabricación industrial.
En los procesos CMOS modernos, es el modelo BSIM (Berkeley Submicron
IGFET Model) el que proporciona simulaciones más precisas.
Es un modelo obtenido partiendo de una extracción automatizada de
parámetros. Describe, en sus distintas variantes, el modo de operación de
Resumen_Tema 2.3_10_11
Microelectrónica I
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2
transistores MOS con una longitud de canal superior (BSIM1) ó inferior a una
micra (BSIM2, BSIM3).
SPICE level 1, 2, 3 and 6 parameters:
Name
LEVEL
VTO
parameter
model index
zero-bias threshold voltage
(VTO)
KP
transconductance parameter
GAMMA bulk threshold parameter (γ)
PHI
surface potential (φ)
LAMBD channel-length modulation
A
(MOS1 and MOS2 only) (λ)
RD
drain ohmic resistance
RS
source ohmic resistance
CBD
zero-bias B-D junction
capacitance
CBS
zero-bias B-S junction
capacitance
IS
bulk junction saturation current
(IS)
PB
bulk junction potential
CGSO
gate-source overlap capacitance
per meter channel width
CGDO
gate-drain overlap capacitance
per meter channel width
CGBO
gate-bulk overlap capacitance
per meter channel length
RSH
drain and source diffusion sheet
resistance
CJ
zero-bias bulk junction bottom
cap per sq.-meter of junction
area
MJ
bulk junction bottom grading
coefficient.
CJSW
zero-bias bulk junction sidewall
cap. per meter of junction
perimeter
Resumen_Tema 2.3_10_11
Microelectrónica I
units
V
2
default
Ex.
1
0.0
1.0
2.0e-5
0.0
0.6
0.0
3.1e-5
0.37
0.65
0.02
Ω
Ω
F
0.0
0.0
0.0
1.0
1.0
20fF
F
0.0
20fF
A
1.e-14
1.0e-15
V
F/m
0.8
0.0
0.87
4.0e-11
F/m
0.0
4.0e-11
F/m
0.0
2.0e-10
Ω/[]
0.0
10.0
0.0
2.0e-4
-
0.5
0.5
F/m
0.0
1.0e-9
A/V
1/2
V
V
1/V
F/m
2
I.T.T. SS.EE.
3
Name
MJSW
parameter
bulk junction sidewall grading
coefficient.
JS
bulk junction saturation current
per sq.-meter of junction area
Oxide thickness
Substrate doping
Surface state density
fast surface state density
type of gate material:
+1 opp. to substrate
-1 same as substrate
0
Al gate
Metallurgical junction depth
lateral diffusion
surface mobility
critical field for mobility
degradation (MOS2 only)
critical field exponent in
mobility degradation (MOS2
only)
Transverse field coefficient
(mobility) (deleted for MOS2)
Maximum drift velocity of
carriers
total channel-charge (fixed and
mobile) coefficient (MOS2
only)
flicker noise coefficient
flicker noise exponent
Coefficient for forward-bias
depletion capacitance formula
width effect on threshold
voltage (MOS2 and MOS3)
mobility modulation (MOS3
only)
TOX
NSUB
NSS
NFS
TPG
XJ
LD
UO
UCRIT
UEXP
UTRA
VMAX
NEFF
KF
AF
FC
DELTA
THETA
Resumen_Tema 2.3_10_11
Microelectrónica I
units
-
A/m
2
default
0.50
(level1
)
0.33
(level2
, 3)
Ex.
1.0e-8
meter
3
1/cm
2
1/cm
2
1/cm
-
1.0e-7
0.0
0.0
0.0
1.0
1.0e-7
4.0e15
1.0e10
1.0e10
meter
meter
2
cm /Vs
V/cm
0.0
0.0
600
1.0e4
1µ
0.8µ
700
1.0e4
-
0.0
0.1
-
0.0
0.3
m/s
0.0
5.0e4
-
1.0
5.0
-
0.0
1.0
0.5
1.0e-26
1.2
-
0.0
1.0
1/V
0.0
0.1
I.T.T. SS.EE.
4
Name
ETA
KAPPA
TNOM
parameter
static feedback (MOS3 only)
Saturation field factor (MOS3
only)
Parameter measurement
temperature
units
-
default
Ex.
0.0
1.0
0.2
0.5
°C
27
50
Los valores que utilizan los modelos, no están siempre relacionados con
expresiones analíticas simples.
Los valores de los parámetros asociados a los niveles 4 y 5 se obtiene
experimentalmente del proceso de fabricación. No se fijan parámetros por
defecto. Esto supone que si no se define el valor de alguno de los parámetros,
la herramienta de simulación enviará un mensaje de error.
Resumen_Tema 2.3_10_11
Microelectrónica I
I.T.T. SS.EE.
5
SPICE BSIM (level 4) parameters.
name
VFB
PHI
K1
K2
ETA
MUZ
DL
DW
U0
U1
X2MZ
X2E
X3E
X2U0
X2U1
MUS
parameter
units
flat-band voltage
surface inversion potential
body effect coefficient
drain/source depletion charge-sharing
coefficient
zero-bias drain-induced barrier-lowering
coefficient
zero-bias mobility
shortening of channel
narrowing of channel
zero-bias transverse-field mobility degradation
coefficient
zero-bias velocity saturation coefficient
sens. of mobility to substrate bias at Vds=0
sens. of drain-induced barrier lowering effect
to substrate bias
sens. of drain-induced barrier lowering effect
to drain bias at Vds=Vdd
sens. of transverse field mobility degradation
effect to substrate bias
sens. of velocity saturation effect to substrate
bias
mobility at zero substrate bias and at Vds=Vdd
Resumen_Tema 2.3_10_11
Microelectrónica I
I.T.T. SS.EE.
V
V
1/2
V
2
cm /V-s
µm
µm
-1
V
µm/V
2
2
cm /V -s
-1
V
V
V
-1
-2
µmV
2
-2
2
cm /V -s
6
SPICE BSIM (level 4) parameters.
name
X3MS
X3U1
TOX
TEMP
VDD
CGDO
CGSO
CGBO
XPART
N0
NB
ND
RSH
JS
PB
MJ
PBSW
MJSW
CJ
CJSW
WDF
DELL
parameter
sens. of mobility to drain bias at Vds=Vdd
units
2
2
cm /V s
sens. of velocity saturation effect on drain bias µmV
at Vds=Vdd
gate oxide thickness
µm
temperature at which parameters were
°C
measured
measurement bias range
V
gate-drain overlap capacitance per meter
F/m
channel width
gate-source overlap capacitance per meter
F/m
channel width
gate-bulk overlap capacitance per meter
F/m
channel length
gate-oxide capacitance-charge model flag
zero-bias sub threshold slope coefficient
sens. of sub threshold slope to substrate bias
sens. of sub threshold slope to drain bias
drain and source diffusion sheet resistance
Ω/[]
2
source drain junction current density
A/m
built in potential of source drain junction
V
Grading coefficient of source drain junction
built in potential of source, drain junction
V
sidewall
grading coefficient of source drain junction
sidewall
Source drain junction capacitance per unit area F/m2
source drain junction sidewall capacitance per F/m
unit length
source drain junction default width
m
Source drain junction length reduction
m
Resumen_Tema 2.3_10_11
Microelectrónica I
I.T.T. SS.EE.
7
La mayor frustración que supone el uso del modelo BSIM dentro del programa
SPICE, son los problemas de convergencia que pueden aparecer en la
simulación de un circuito.
Las modificaciones de los parámetros de tolerancia en el cálculo de intensidad
y del voltaje permiten facilitar la convergencia.
Estos parámetros son: ABSTOL, VNTOL y RELTOL.
ABSTOL=x
VNTOL=x
RELTOL=x
Sets the absolute current error tolerance of the
program.
The default value is 1 picoamp.
Sets the absolute voltage error tolerance of the
program. The default value is 1 microvolt.
Resets the relative error tolerance of the program.
The default value is 0.001 (0.1%).
El aumento de estos parámetros acelera la simulación del circuito y facilita la
convergencia del proceso. Por el contrario se pierde precisión en los datos que
se obtienen.
Example:
.OPTIONS ABSTOL=1N VNTOL=1M
Errores con Spice
-
La primera línea del fichero es un comentario.
Un megaohmio se representa mediante 1MEG.
Un faradio por 1. No por 1F que es un femto-faradio.
Las áreas de fuente y drenador se definen en picómetros cuadrados.
Para conseguir una correcta simulación de un transitorio se debe definir
en .TRAN un paso de impresión adecuado.
- La anchura y longitud de los MOS se especifica mediante la letra u que
representa micras.
- Se deben definir correctamente los contactos a substrato de los
transistores.
Resumen_Tema 2.3_10_11
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I.T.T. SS.EE.
8
Escala de parámetros.
Scale
10-15
10-12
10-9
10-6
10-3
103
106
109
1012
Symbol
F
P
N
U
M
K
MEG
G
T
Name
femtopiconanomicromillikilomegagigatera-
Principales parámetros usados para caracterizar un transistor MOS.
.
M1 4 3 5 0 nfet W=1u L=0.5u AS=1p AD=1p PS=3u PD=3u
..
.MODEL
nfet
NMOS
TOX=1E-8
CGB0=345p
CGS0=138p
+CGD0=138p
CJ=775u
CJSW=344p
MJ=0.35
MJSW=0.26
+PB=0.75
Alcatel 0,5um Process Parameters
sym
Vt0
Tox
NA
m
LD
Cgb0
Cgs0
Cgd0
Cj
Cjsw
Mj
Mjsw
Vb
param
VTO
TOX
NSUB
U0
LD
CGB0
CGS0
CGD0
CJ
CJSW
MJ
MJSW
PB
Resumen_Tema 2.3_10_11
nmos
0.69
1E-8
4E16
588,4
2.35E-7
3.45E-10
1.38E-10
1.38E-10
7.75E-4
3.44E-10
0.35
0.26
0.75
pmos
-0.61
1E-8
4E16
148.6
3E-7
units
V
m
cm-3
cm2/Vs
m
F/m
F/m
F/m
8.15E-4 F/m2
3.54E-10 F/m
0.36
0.27
0.78
V
Microelectrónica I
description
threshold voltage
oxide thickness
substrate doping density
charge mobility
lateral difusión
overlapping cap per 2L
overlapping cap per W
overlapping cap per W
zero-bias cap / unit A
zero-bias cap per unit P
grading coeff for bottom
grading coeff sidewall
built-in voltage
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9
Ejercicio
Especificar la sentencia de Spice necesaria para simular el layout de la figura.
Considerar que el tipo de transistor es CMOSN.
L = 10µm W = 15µm
lado_a_drain= 20µm
lado_a_source =25µm
Resumen_Tema 2.3_10_11
lado_b_drain= 20µm
lado_b_source =30µm
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10
Ejercicio
Indicar el valor del área y del perímetro de los terminales de fuente y drenador
asociados al transistor nMOS cuyo layout se representa en la figura.
Resumen_Tema 2.3_10_11
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I.T.T. SS.EE.
11
Modelo Digital del MOS
Consideremos el siguiente circuito:
La capacidad está inicialmente cargada a VDD.
Efectos resistivos
Si Vgs=0 entonces el transistor está off y la tensión en el drenador es VDD.
Si la tensión de puerta cambia de 0 a VDD, la corriente en el drenador viene
dada por la siguiente expresión:
Después del cambio si la tensión de Vgs se mantiene en VDD, ID se hace
aproximadamente cero y VDS=0.
Se estima la resistencia entre fuente y drenador como:
Resumen_Tema 2.3_10_11
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12
Si VGS>VDD/2 el transistor se comporta como un cortocircuito entre fuente y
drenador.
Si VGS<VDD/2 el transistor se comporta como un circuito abierto.
Modelo digital:
Efectos capacitivos
Incluiremos en nuestro modelo digital los efectos capacitivos que presenta el
transistor MOS cuando opera en zona lineal. Es decir Cgs=Cgd=½ Cox.
Es esta una sobreestimación del valor de las capacidades parásitas porque
cuando el transistor está en saturación, la capacidad puerta-drenador la
determina el solapamiento de la puerta con la difusión lateral del transistor.
Para contrarrestar esta sobreestimación, se van a despreciar las capacidades de
deplexión que aparecen tanto entre drenador y substrato como entre fuente y
substrato.
Cuando el transistor nMOS pasa de estar en corte a operar en zona lineal la
diferencia de potencial drenador-puerta ha cambiado en 2*Vdd. La capacidad
Cgd puede romperse en dos componentes, una entre puerta-tierra, de valor Cox,
y otra drenador-tierra de valor también Cox.
Resumen_Tema 2.3_10_11
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13
El modelo digital tendrá como capacidad de entrada la suma de dos
capacidades en paralelo, Cgs y CgGnd, de valores ½ Cox y Cox, respectivamente.
Es decir: Cinn=3/2Cox
La capacidad de salida se corresponde con la capacidad drenador-tierra. Es
decir Coutn=Cox.
El modelo digital del transistor es entonces:
La constante de tiempo para un transistor de canal n viene dada por:
Resumen_Tema 2.3_10_11
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14
El modelo BSIM modifica la caracterización de este valor de la resistencia para
los transistores de canal corto. Incluye el factor MUZ asociado a la movilidad.
Para la tecnología de referencia, (CN20), los valores de Rn y Rp utilizando la
movilidad definida por el modelo BSIM son los siguientes:
El valor de Rn aplicando el modelo BSIM es:
El valor de Rp aplicando el modelo BSIM es:
Valor de COX para esta tecnología:
La constante de tiempo para un transistor de longitud mínima (2 µm) es:
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15
Para la tecnología de canal largo (1µm), los valores de Rn, Rp, τ n y τp son los
siguientes:
El valor de Rn es:
Rn=15K*L/W
El valor de Rp es:
Rp=45K*L/W
C’ox=1.75fF/µm2
τn=R’n*(L/W)*C´ox*W*L=15K *C´ox *L2
τp=R’p*(L/W)*C´ox*W*L=45K *C´ox *L2
Para un transistor de 1 micra de longitud:
τn=26.25ps=(aprox.) 25 ps
τp=78.75ps=(aprox.) 75 ps
Para la tecnología de canal corto (50nm), los valores de Rn, Rp, τ n y τp son los
siguientes:
El valor de Rn es:
Rn=1.7K. µm /W(µm)
ó
Rn=34K.(L/W)
El valor de Rp es:
Rp=3.4K. µm /W(µm)
ó
Rp=68K.(L/W)
C’ox=25fF/µm2
τn=Rn*C´ox*L=1.7K *C´ox *L(µm)
ó
τn= 34K *62.5aF *L(número de veces 0.050µm)
τp=Rp*C´ox*L=3.4K *C´ox *L(µm)
ó
τp= 68K *62.5aF *L(número de veces 0.050µm)
Para un transistor de 50nm de longitud:
τn=2.125ps=(aprox.) 2.1 ps
τp=4.25ps=(aprox.) 4.2 ps
Resumen_Tema 2.3_10_11
Microelectrónica I
I.T.T. SS.EE.
16
El tiempo de propagación entre el 50% del cambio en la entrada y el 50% de la
salida se denominan tPLH y tPHL.
Los tiempos de subida y bajada de las entradas, cambio entre el 10% y el 90%,
se denominan tr y tf.
Los tiempos de subida y bajada en la salida se denominan tLH y tHL.
El tiempo de retraso en un circuito RC viene dado por la siguiente expresión:
tretraso= 0.7 *R * C
El tiempo de subida y bajada en la salida de un circuito RC, se expresa por:
tr , tf = 2.2 * R * C
En el modelo digital que va a ser utilizado los tiempos de propagación son
aproximados por:
tPHL , tPLH = 0.7 Rn, p * Ctot
Los tiempos de subida y bajada en la salida van a aproximarse por:
tHL, tLH = 2.2 * Rn,p * Ctot
donde Ctot es la capacidad entre el drenador y tierra.
Resumen_Tema 2.3_10_11
Microelectrónica I
I.T.T. SS.EE.
17
Ejercicio
Calcular los tiempos de subida y de propagación de los circuitos de la figura.
Los transistores están diseñados en tecnología de una micra:
Rn=15K* L/W
L=1µm
Rp=45K* L/W
W=10µm
Cox= C’ox*W*L = 1.75fF/µm2 *W*L
C=50fF
Ejercicio
Calcular los tiempos de subida y de propagación de los circuitos de la figura.
Los transistores están diseñados en tecnología de 50nm:
Rn=1.7K.µm/W
L=50nm
Resumen_Tema 2.3_10_11
Rp=3.4K.µm/W
Cox=C’ox*W*L = 25fF/µm2 *W*L
W=500nm C=50fF
Microelectrónica I
I.T.T. SS.EE.
18
Ejercicio
Calcular el tiempo de propagación del circuito de la figura. El transistor está
diseñado en tecnología de 50nm:
Rn=1.7K.µm/W
L=50nm
Cox=C’ox*W*L=25fF/µm2 *W*L
Rp=3.4K.µm/W
W=500nm C=20fF
Ejercicio
Calcular el tiempo de propagación del circuito de la figura. El transistor está
diseñado en tecnología de 50nm:
Rn=1.7K.µm/W
L=1000nm
Resumen_Tema 2.3_10_11
Rp=3.4K.µm/W
Cox=C’ox*W*L=25fF/µm2 *W*L
W=1000nm
Microelectrónica I
C=20fF
I.T.T. SS.EE.
19
Ejercicio
Calcular el tiempo de propagación del circuito de la figura. Los transistores
están diseñados en tecnología de una micra:
Rn=15K* L/W
Cox= C’ox*W*L = 1.75fF/µm2 *W*L
Ejercicio
Calcular el tiempo de propagación del circuito de la figura. Los transistores
están diseñados en tecnología de 50nm:
Rn=1.7K.µm/W
L1=50nm
Rp=3.4K.µm/W
L2=500nm
Resumen_Tema 2.3_10_11
Cox=C’ox*W*L=25fF/µm2 *W*L
W=500nm
Microelectrónica I
C=20fF
I.T.T. SS.EE.
20
Retraso de un transistor de paso
Capacidad de entrada: Cin=Cox/2
Capacidad total de carga: Ctot=CL+(Cox/2)
tdelay=0.7*Rn,p*Ctot
Ejercicio
Calcular el tiempo de propagación del circuito de la figura. El transistor está
diseñado en tecnología de una micra:
Rn=15K* L/W
Cox= C’ox*W*L = 1.75fF/µm2 *W*L
Ejercicio
Calcular el tiempo de propagación de los circuitos de la figura. Los transistores
están diseñados en tecnología de 50nm:
Rn=1.7K.µm/W Rp=3.4K.µm /W
L1=50nm
L2=50nm
Resumen_Tema 2.3_10_11
Cox=C’ox*W*L=25fF/µm2 *W*L
W1=500nm
Microelectrónica I
W2=1µm
I.T.T. SS.EE.
C=50fF
21
Retraso de una cadena de N transistores de paso
Suma del retraso de una línea de transmisión RC más el retraso asociado a la
capacidad de carga CL.
tdlínea=0.35*Rn*Cox*N2
tdcarga=0.7*N* Rn*CL
tdelay=0.35*Rn*Cox*N2 + 0.7*N* Rn*CL
Ejercicio
Calcular el tiempo de propagación del circuito de la figura. Los transistores
están diseñados en tecnología de una micra:
Rp=45K* L/W
Resumen_Tema 2.3_10_11
Cox= C’ox*W*L = 1.75fF/µm2 *W*L
Microelectrónica I
I.T.T. SS.EE.
22
Ejercicio
Calcular el tiempo de propagación del circuito de la figura. Los transistores
están diseñados en tecnología de 50nm:
Rp=3.4K.µm/W
L=50nm
Cox= C’ox*W*L = 25fF/µm2 *W*L
W=1µm
C=10fF
Retraso de una puerta de transmisión
tdelay= 0.7 * (Rn||Rp)*(Cox+CL)
Ejercicio
Calcular el tiempo de propagación del circuito de la figura. Los transistores
están diseñados en tecnología de 50nm:
Rn=1.7K.µm/W Rp=3.4K.µm/W
Cox=C’ox*W*L=25fF/µm2 *W*L
L1=50nm L2=50nm
W1=500nm
W2=1µm C=50fF
Resumen_Tema 2.3_10_11
Microelectrónica I
I.T.T. SS.EE.
23
Ejercicio
Calcular los tiempos de subida y de propagación de los circuitos de la figura.
Suponer inicialmente cargadas a Vdd y gnd las capacidades respectivas:
L =2µm
W = 10µm
Tecnología CN20
Rn=12K* L/W
a)
C=150fF
Rp=36K* L/W
C’ox = 800 aF/µm2
b)
Ejercicio
Calcular los tiempos de subida y de propagación de los circuitos de la figura,
utilizando la tecnología CMOS14TB:
C’ox = 3.7 aF/µm2 Rn= 9K µm/W
Rp= 18K µm/W
L = 0.6µm W = 0.9µm
C = 50fF
a)
Resumen_Tema 2.3_10_11
b)
Microelectrónica I
I.T.T. SS.EE.
24
Ejercicio
Dibujar la representación esquemática del circuito cuya descripción mediante
SPICE se muestra seguidamente. Indicar de manera aproximada la tensión en
los nudos 3, 5 y 6. La tensión en el nudo de entrada, V1, es el pulso que aparece
en la figura.
Considerar como tensión umbral de los transistores nMOS 1.5 voltios y
-1.7 voltios para los pMOS.
Fichero SPICE
M1 1 4 3 0 CMOSNB L=2u W=3u
M2 3 4 5 0 CMOSNB L=2u W=3u
M3 5 0 6 4 CMOSPB L=2u W=3u
R1 0 6 100MEG
Vin 1 0 DC 0 AC 0 0 PULSE(0 5 0n 1n 1n 10n 25n)
V 4 0 DC 5 AC 0 0
.MODEL CMOSNB NMOS LEVEL=4
.MODEL CMOSPB PMOS LEVEL=4
.OPTION ABSTOL=1U ITL4=100 RELTOL=0.01 VNTOL=.1m
.tran 1n 25n 0.5n
.end
Resumen_Tema 2.3_10_11
Microelectrónica I
I.T.T. SS.EE.
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