EN LA BANDA ISM 2.4GHz - e

UNIVERSIDAD CARLOS III DE MADRID
ESCUELA POLITÉCNICA SUPERIOR
INGENIERÍA DE TELECOMUNICACIÓN
PROYECTO FIN DE CARRERA
DISEÑO Y FABRICACIÓN DE UN
DETECTOR DE POTENCIA DIFERENCIAL
EN LA BANDA ISM 2.4GHz
AUTOR:
ÁLVARO PORTILLO LÓPEZ-MINGO
TUTOR:
DANIEL SEGOVIA VARGAS
DIRECTOR:
JAVIER MONTERO DE PAZ
30 de junio de 2014
Diseño y fabricación de un detector de
Tı́tulo:
potencia diferencial en la banda ISM
2.4GHz.
Autor:
Álvaro Portillo López-Mingo
Tutor:
Daniel Segovia Vargas
Director: Javier Montero de Paz
La defensa del presente Proyecto Fin de Carrera se realizó el dı́a 30 de junio de 2014; siendo
calificada por el siguiente tribunal:
Presidente:
Alejandro Garcı́a Lampérez
Secretario:
Sergio Llorente Romano
Vocal:
Belén Ruiz Mezcua
Habiendo obtenido la siguiente calificación:
Calificación:
Presidente
Secretario
Vocal
Agradecimientos
A mis padres, porque me han enseñado que con trabajo y persistencia todo es posible. A
mis abuelos y a mi hermana Virginia.
A todos los profesores que, de una u otra forma, han contribuido a mi formación. Mención
especial para mi tutor, por su confianza y apoyo constante, y por darme la oportunidad de
trabajar con el Grupo de Radiofrecuencia. Gracias Dani.
A Javier Montero, por todos los buenos consejos y la cantidad de medidas que realizamos
juntos. Gracias Javi.
A mis compañeros del Laboratorio de Infrarrojos: Celeste, Leticia, Irene, Vı́ctor, Sergio,
Miguel, Hugo, Felipe y Mario. A los responsables del LIR y al resto de trabajadores del
Departamento de Fı́sica y del Parque Tecnológico.
i
Yo sólo amo una cosa: hacer bien lo que tengo que hacer.
Jean Anouilh
iii
Resumen
Actualmente existe un gran interés en el uso de la radiación de ondas submilimétricas
(300GHz-3THz) para aplicaciones de imaging y análisis espectroscópico de materiales y sustancias. En comparación con la tecnologı́a convencional de ondas milimétricas, imaging a
frecuencias de THz proporciona una resolución incrementada mientras que se mantiene la
capacidad de atravesar diversos materiales como plásticos, papel y madera.
En este Proyecto Fin de Carrera se presenta el diseño de un detector de potencia diferencial
que trabaja a 2.4GHz. Dicho detector forma parte de un caso particular de un mezclador
resistivo basado en FET, donde puerta y drenador se conectan mediante un condensador. Con
esto se consigue que la señal de RF y la señal de LO sean la misma, y, por tanto, la señal
de IF sea continua (DC). La relación que mantiene dicha corriente con la señal de entrada es
cuadrática. A partir del valor de corriente es posible inferir el nivel de potencia a la entrada
del detector.
v
Abstract
There is an increased interest in the use of THz radiation for imaging and spectroscopic
analysis of materials and substances. Compared with conventional millimeter wave technologies, imaging at THz frequencies provides an increased resolution while penetration of several
material such as plastics, paper and wood is maintained.
In this work differential power detector design at 2.4GHz is presented for illustration purposes. Such detector is based on the FET resistive mixer concept, where self-mixing is provided
with an additional coupling capacitor which simultaneously couples the signal to the LO and
RF ports. In such way, DC current can be extracted from the drain. Relation between this
current and input signal level is quadratic. From the current readout, it is possible to obtain
the power level received at the detector input.
vii
Índice general
1. Introducción
1
1.1. Motivación del proyecto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1
1.2. Objetivos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2
1.3. Contenido de la memoria . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3
2. Estado del arte de la detección de potencia
5
2.1. Principio básico de detección . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5
2.2. Implementación de detectores de potencia . . . . . . . . . . . . . . . . . . . . .
7
2.3. Introducción a la tecnologı́a CMOS . . . . . . . . . . . . . . . . . . . . . . . . .
11
2.4. Imaging a frecuencias de THz . . . . . . . . . . . . . . . . . . . . . . . . . . . .
14
2.5. Experimentos realizados con detectores de potencia . . . . . . . . . . . . . . . .
16
2.5.1. Detectores de potencia basados en HEMT . . . . . . . . . . . . . . . . .
16
2.5.2. Detectores de potencia basados en FET . . . . . . . . . . . . . . . . . .
19
2.6. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
21
3. Mezclador resistivo basado en FET
23
3.1. Fundamento teórico del mezclador resistivo . . . . . . . . . . . . . . . . . . . .
23
3.2. Diseño del mezclador resistivo . . . . . . . . . . . . . . . . . . . . . . . . . . . .
25
3.3. Resultados de simulación del mezclador resistivo . . . . . . . . . . . . . . . . .
27
3.4. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
30
4. Detector de potencia Square-Law
33
4.1. Desarrollo teórico del detector de potencia . . . . . . . . . . . . . . . . . . . . .
33
4.2. Diseño del detector de potencia Square-law . . . . . . . . . . . . . . . . . . . .
38
4.2.1. Modelos ideales de detector de potencia Square-law . . . . . . . . . . . .
39
ix
4.2.2. Modelo real de fabricación del detector de potencia Square-law con dos
ramas simétricas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
45
4.3. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
54
5. Parche diferencial rectangular
55
5.1. Diseño del parche diferencial rectangular . . . . . . . . . . . . . . . . . . . . . .
55
5.2. Fabricación del parche diferencial rectangular . . . . . . . . . . . . . . . . . . .
59
5.3. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
62
6. Circuito alimentador diferencial
63
6.1. Diseño del circuito alimentador diferencial . . . . . . . . . . . . . . . . . . . . .
63
6.2. Fabricación del circuito alimentador . . . . . . . . . . . . . . . . . . . . . . . .
64
6.3. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
67
7. Medidas y validación de resultados
69
7.1. Medidas del circuito alimentador diferencial . . . . . . . . . . . . . . . . . . . .
69
7.2. Medidas del parche diferencial rectangular . . . . . . . . . . . . . . . . . . . . .
72
7.3. Medidas del circuito detector de potencia Square-law . . . . . . . . . . . . . . .
77
7.4. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
80
8. Conclusiones
81
ANEXOS
85
A. CAPTURAS DE MODELOS DE SIMULACIÓN
85
B. LAYOUT DE LOS CIRCUITOS DISEÑADOS
91
x
Índice de figuras
1.1. Principales sistemas en la banda ISM 2.4GHz [2]. . . . . . . . . . . . . . . . . .
2
2.1. Equivalente circuital de un detector de potencia RF [4]. . . . . . . . . . . . . .
6
2.2. Detector de potencia RF basado en FET con divisor de señal [4]. . . . . . . . .
8
2.3. Modificación del detector básico con desfasador en la puerta para incrementar
la responsividad del detector [4]. . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4. Alternativas para alimentar la puerta del transistor [4].
9
. . . . . . . . . . . . .
9
2.5. Potencia a la salida del detector frente a potencia de entrada [4]. . . . . . . . .
10
2.6. Tensión a la salida del detector frente a potencia de entrada [4].
. . . . . . . .
11
2.7. Bloques de un sistema de RF integrado [6]. . . . . . . . . . . . . . . . . . . . .
12
2.8. Sección lateral de un circuito fabricado con tecnologı́a CMOS [7].
13
. . . . . . .
2.9. Configuraciones a transmisión y a reflexión para realizar “imaging” a frecuencias
de THz con detectores de potencia basados en HEMT.
. . . . . . . . . . . . .
2.10. Imágenes obtenidas con las configuraciones a transmisión y a reflexión.
. . . .
17
17
2.11. Configuración a transmisión para “imaging” a frecuencias de THz utilizando un
láser molecular [14]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
18
2.12. Resultado del experimento de “imaging” a 1.63THz con detectores basados en
HEMT [14].
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
18
2.13. Caracterı́sticas de detectores basados en FET [16]. . . . . . . . . . . . . . . . .
19
2.14. Configuración alternativa para experimentos de imaging a frecuencias de THz
con detectores basados en FET [16]. . . . . . . . . . . . . . . . . . . . . . . . .
20
2.15. Resultado del experimento de imaging a frecuencias de THz con detector de
potencia basado en FET [16]. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
20
3.1. Región lineal de las curvas I/V del transistor Avantek AT10650-5 GaAs FET [3]. 24
xi
3.2. Modelo equivalente en pequeña señal de un GaAs FET [18].
. . . . . . . . . .
24
3.3. Diseño del mezclador resistivo. . . . . . . . . . . . . . . . . . . . . . . . . . . .
26
3.4. Caracterı́stica I/V del transistor ATF-34143 obtenida en simulación (modelo
no lineal). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
27
3.5. Curvas I/V (región lineal) del transistor ATF-34143 [20]. . . . . . . . . . . . .
28
3.6. Modelo desarrollado para la simulación del mezclador resistivo. . . . . . . . . .
29
3.7. Parámetros de transmisión del diplexor obtenidos en simulación. . . . . . . . .
29
3.8. Pérdidas de conversión del mezclador resistivo obtenidas en simulación. . . . .
30
4.1. Modelo de detector de potencia Square-law basado en el mezclador resistivo.
.
34
4.2. Diseño del detector de potencia Square-law basado en mezclador resistivo [1]. .
36
4.3. Modelo del FET operando en la región lineal para actuar como detector de
potencia.
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
37
4.4. Solución numérica en tiempo y posición en función de la tensión puerta a canal
v(x, t) para una señal de 600GHz [1].
. . . . . . . . . . . . . . . . . . . . . . .
4.5. Modelo ideal detector de potencia Square-law.
. . . . . . . . . . . . . . . . . .
38
39
4.6. Modelo de detector de potencia Square-law con un único transistor y elementos
de adaptación y polarización ideales. . . . . . . . . . . . . . . . . . . . . . . . .
40
4.7. Resultados del modelo ideal de detector de potencia Square-law con una única
rama obtenidos en simulación.
. . . . . . . . . . . . . . . . . . . . . . . . . . .
41
4.8. Corriente de drenador Ids frente a potencia RF Prf inyectada en la entrada del
detector de potencia Square-law de una única rama con elementos de adaptación
y polarización ideales. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
42
4.9. Modelo de detector de potencia Square-law formado por dos ramas simétricas
y elementos de adaptación y polarización ideales. . . . . . . . . . . . . . . . . .
42
4.10. Resultados del modelo ideal de detector de potencia Square-law formado por
dos ramas simétricas obtenidos en simulación.
. . . . . . . . . . . . . . . . . .
44
4.11. Corriente de drenador Ids frente a potencia RF Prf inyectada en la entrada del
detector de potencia Square-law formado por dos ramas simétricas con elementos de adaptación y polarización ideales.
. . . . . . . . . . . . . . . . . . . . .
45
4.12. Red de adaptación a la entrada de una de las ramas del detector de potencia
Square-law formado por dos ramas simétricas.
xii
. . . . . . . . . . . . . . . . . .
47
4.13. Layout de la red de adaptación a la entrada de una de las ramas del detector
de potencia Square-law. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
47
4.14. Diseño de la red de polarización del transistor ATF-34143 de una de las ramas
del detector de potencia Square-law. . . . . . . . . . . . . . . . . . . . . . . . .
4.15. Layout de la red de polarización de uno de los transistores ATF-34143.
. . . .
48
48
4.16. Conexión del condensador Cgd entre los terminales de puerta y drenador del
transistor ATF-34143 [20].
. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
49
4.17. Layout con las conexiones y los componentes discretos del circuito detector de
potencia Square-law indicados. . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.18. Circuito detector de potencia Square-law de dos ramas simétricas fabricado.
50
.
51
. . . . . . . . . . . . . . . . . .
52
4.19. Resultados del modelo de fabricación de detector de potencia Square-law con
dos ramas simétricas obtenidos en simulación.
4.20. Corriente a la salida del detector Ids frente a potencia a la entrada Prf del
modelo de fabricación de detector de potencia Square-law.
5.1. Modelo equivalente de una antena diferencial.
. . . . . . . . . . .
53
. . . . . . . . . . . . . . . . . .
56
5.2. Parche diferencial rectangular propuesto para proporcionar la señal de RF al
detector de potencia Square-law. . . . . . . . . . . . . . . . . . . . . . . . . . .
57
5.3. Impedancia de entrada del parche diferencial rectangular obtenida en simulación. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
58
5.4. Resultados de la antena tipo parche diferencial rectangular obtenidos en simulación. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.5. Parche diferencial rectangular fabricado.
. . . . . . . . . . . . . . . . . . . . .
60
61
5.6. Parche diferencial rectangular fabricado (vista posterior, puertos en el plano de
masa).
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.1. Esquema del circuito alimentador diferencial (diseño de [25] modificado).
. . .
64
. .
65
. . .
66
. . . . . . . . . . . . . . . . .
70
6.2. Circuito fabricado para realizar la medida de los dispositivos diferenciales.
6.3. Resultados de la red de alimentación diferencial obtenidos en simulación.
7.1. Medida de parámetros S del circuito desfasador.
xiii
61
7.2. Validación de parámetros S de la red de alimentación (se muestra la comparativa
entre las medidas y los resultados de simulación de la Fig. 7.1 en la banda 23GHz).
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
70
7.3. Fase de los parámetros S21 y S31 de la red de alimentación y diferencia de ambas. 71
7.4. Medida de la respuesta del parche diferencial rectangular con circuito alimentador conectado. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
72
7.5. Conexión del circuito alimentador para la medida en radiación del parche diferencial rectangular.
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
73
7.6. Medida de la ganancia del parche diferencial rectangular. . . . . . . . . . . . .
74
7.7. Configuración utilizada para la medida en radiación del parche diferencial en
cámara anecoica. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
76
7.8. Conexión del circuito alimentador con el detector de potencia de dos ramas
simétricas fabricado para la obtención de medidas experimentales. . . . . . . .
77
7.9. Validación de la respuesta del circuito detector de potencia con el circuito alimentador conectado. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
78
7.10. Medida de la corriente de la señal rectificada a la salida del detector frente a
potencia de la señal AM de entrada. . . . . . . . . . . . . . . . . . . . . . . . .
79
A.1. Diseño del diplexor empleado en el modelo del mezclador resistivo. . . . . . . .
85
A.2. Filtros IF-RF del diplexor empleado en el modelo del mezclador resistivo. . . .
86
A.3. Circuito utilizado en simulación para la obtención de las curvas I/V del transistor ATF-34143.
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
87
A.4. Modelo no lineal del transistor ATF-34143. . . . . . . . . . . . . . . . . . . . .
88
A.5. Parámetros del elemento STATZ empleado para simular el modelo no lineal del
transistor ATF-34143. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
89
B.1. Layout del modelo de fabricación del detector de potencia Square-law con dos
ramas simétricas.
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
B.2. Layout de la antena de tipo parche diferencial rectangular.
92
. . . . . . . . . . .
93
B.3. Layout acotado del modelo de fabricación de la red de alimentación. . . . . . .
94
xiv
Índice de tablas
2.1. Comparativa entre las tecnologı́as más empleadas en procesos de fabricación RF. 13
4.1. Resumen de resultados obtenidos en simulación con los modelos ideales de detector de potencia Square-law.
. . . . . . . . . . . . . . . . . . . . . . . . . . .
43
4.2. Definición del sustrato del circuito detector de potencia Square-law para fabricación. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
45
4.3. Dimensiones de los tramos de lı́nea de las redes de adaptación a la entrada y
de las redes de polarización del circuito detector de potencia Square-law para
fabricación. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
49
4.4. Dimensiones de los tramos de lı́nea que permiten conectar el condensador Cgd
por la periferia del transistor ATF-34143 [20]. . . . . . . . . . . . . . . . . . . .
50
4.5. Valores de los componentes discretos del circuito seleccionados para la fabricación del detector de potencia Square-law. . . . . . . . . . . . . . . . . . . . . .
51
4.6. Resumen de resultados obtenidos en simulación con el modelo de fabricación de
detector de potencia Square-law. . . . . . . . . . . . . . . . . . . . . . . . . . .
54
5.1. Definición del sustrato del parche diferencial rectangular para fabricación. . . .
59
6.1. Definición del sustrato de la red de alimentación diferencial. . . . . . . . . . . .
65
7.1. Medidas que influyen en el cálculo de la ganancia del parche diferencial rectangular. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
75
7.2. Caracterı́sticas de la señal AM generada como señal de entrada al detector. . .
78
7.3. Medidas experimentales del detector de potencia Square-law fabricado. . . . . .
80
xv
xvi
Glosario de términos
AM
Modulación en amplitud
BCDMOS
Circuito complejo formado por dispositivos
Bipolares, CMOS y DMOS (potencia)
CMOS
Complementary metal oxide semiconductor
FET
Field-effect transistor
GaAs
Arseniuro de galio
HEMT
High-electron-mobility transistor
IF
Frecuencia intermedia
ISM
Industrial, Scientific and Medical
LO
Oscilador local
LSS
Large-signal S parameter
RF
Radiofrecuencia
SiGe
Silicio germanio
Square-law
Ley cuadrática
xvii
xviii
Capı́tulo 1
Introducción
En los últimos años, el interés por la radiación de ondas submilimétricas (300GHz–3THz)
para aplicaciones de imaging y análisis espectroscópico en detectores de potencia ha aumentado
notablemente. En comparación con la tecnologı́a convencional de ondas milimétricas, imaging
a frecuencias de THz proporciona una resolución incrementada mientras que se mantiene la
capacidad de atravesar diversos materiales como plástico, papel y madera [1].
1.1.
Motivación del proyecto
Mejorar el rendimiento de los detectores de potencia a temperatura ambiente es un desafı́o,
pero aún se siguen consiguiendo mejoras. En los últimos años, la tecnologı́a basada en transistores de efecto de campo (FET) de silicio ha ido emergiendo como posible alternativa a la
utilización de diodos en el diseño de detectores de potencia.
Las continuas mejoras en la tecnologı́a CMOS han permitido la realización de estos dispositivos con tamaños de pocas centenas de nanómetro e incluso menores.
Diferentes grupos están trabajando en esta lı́nea de investigación y sus últimos resultados
son impresionantes en términos de respuesta, ruido y cobertura de frecuencia. Se han realizado
prototipos de un amplio rango de dispositivos capaces de trabajar a frecuencias de THz como
multiplicadores de frecuencia, diodos Schottky y nuevos detectores basados en FET [2].
1
2
CAPÍTULO 1. INTRODUCCIÓN
En el presente Proyecto Fin de Carrera se aborda el diseño y fabricación de un detector de
potencia basado en FET que funcione en la banda ISM 2.4GHz en configuración diferencial
(dos ramas detectoras simétricas).
Una gran variedad de tecnologı́a existente utiliza esta banda: hornos microondas, dispositivos Bluetooth, teléfonos cordless, máquinas de diagnóstico médico y radares militares son sólo
algunos de los equipos que operan en torno a 2.45GHz. En la Fig. 1.1 se indican los principales
sistemas que hacen uso de la banda ISM 2.4GHz.
La utilización de las bandas ISM en dispositivos de comunicaciones de corto alcance y
de baja potencia (con alcances tı́picos de interiores, 15-30 metros) ha crecido recientemente.
Dichas bandas también son conocidas con el nombre de bandas sin licencia, ya que su uso
está destinado fundamentalmente a la experimentación.
Dentro de las bandas ISM, la banda de 2.4GHz tiene el atractivo añadido de que su uso
está permitido en la mayorı́a de los paı́ses. Este hecho permite reducir notablemente los costes
de desarrollo frente a las múltiples plataformas hardware que se necesitan en el resto de bandas
ISM (433, 868 y 915MHz) para soportar las diferencias entre regulaciones geográficas [2].
Figura 1.1: Banda ISM 2.4GHz y distintos sistemas en el mismo entorno electromagnético [2].
1.2.
Objetivos
Las etapas de diseño que se abordan en este Proyecto Fin de Carrera son:
Diseño y simulación de un mezclador resistivo basado en FET, para posteriormente
1.3 Contenido de la memoria
3
abordar el diseño de un detector de potencia Square-law en la banda ISM 2.4GHz. En
ambos diseños se utilizará el modelo no lineal del FET para trabajar en las simulaciones.
Diseño y simulación de un detector de potencia diferencial.
Diseño y simulación de un parche diferencial rectangular.
Diseño y simulación de un circuito alimentador diferencial.
Fabricación y medida del circuito alimentador diferencial.
Fabricación y medida del parche diferencial rectangular.
Fabricación y medida del detector de potencia Square-law diferencial.
1.3.
Contenido de la memoria
En primer lugar, en el Capı́tulo 2 se presenta una revisión del estado del arte de los
detectores de potencia, ası́ como se referencian algunos de los experimentos más importantes
que se han realizado hasta la fecha en este campo de investigación.
Posteriormente, en el Capı́tulo 3, se expone el fundamento teórico ası́ como el diseño del
mezclador resistivo, basado en el modelo propuesto en [3], para establecer las bases teóricas
del detector de potencia.
En el Capı́tulo 4 se introduce el modelo del detector de potencia Square-law como caso
particular del mezclador resistivo y se propone un diseño del mismo formado por dos ramas
detectoras simétricas (detector de potencia diferencial). El diseño del detector es progresivo, partiendo de los modelos ideales de una única rama detectora hasta el modelo real de
fabricación de dos ramas detectoras simétricas.
Por otra parte, en el Capı́tulo 5, se detalla el diseño de una posible antena recolectora de
energı́a para el detector: un parche rectangular diferencial.
En el Capı́tulo 6 se propone el diseño de un circuito alimentador diferencial para realizar
la medida de los circuitos diferenciales (detector de potencia y parche rectangular).
4
CAPÍTULO 1. INTRODUCCIÓN
En el Capı́tulo 7 se exponen las medidas más significativas de los circuitos fabricados con
el objetivo de validar los datos experimentales con los resultados obtenidos en simulación.
Por último, en el Capı́tulo 8 se resumen las principales conclusiones del proyecto.
Capı́tulo 2
Estado del arte de la detección de
potencia
Las ondas electromagnéticas en el rango de los THz (300GHz-3THz) han sido utilizadas históricamente en espectroscopı́a, ası́ como en aplicaciones de imaging para detección de
agentes quı́micos y biológicos, e incluso en comunicaciones de corto alcance [2]. Los recientes
avances en los circuitos integrados basados en tecnologı́a CMOS han permitido considerar esta
tecnologı́a como una alternativa para la realización de sistemas económicos que puedan operar
a frecuencias por encima de 200GHz.
2.1.
Principio básico de detección
Bajo el concepto de detección subyace un proceso de rectificación de la señal de entrada,
llevado a cabo por un elemento concreto del detector que presenta una caracterı́stica no lineal.
En el circuito de la Fig. 2.1 se muestra un ejemplo básico de detector (obtenido de [4]). La
señal RF de entrada al circuito se introduce en el divisor resistivo formado por las resistencias
Rv y Rk .
El valor de la resistencia Rk depende de la señal de entrada al detector, VRF , de modo que
su valor cambiará continuamente siempre que exista una señal de RF presente en la entrada.
5
6 CAPÍTULO 2. ESTADO DEL ARTE DE LA DETECCIÓN DE POTENCIA
Figura 2.1: Equivalente circuital de un detector de potencia RF (extraı́do de [4]).
Las variaciones en el valor del factor Rk /(Rv + Rk ) del divisor resistivo producirán la
rectificación de la señal de RF.
La resistencia Rv puede omitirse en este modelo debido a que la fuente de RF presenta
una resistencia interna Ri que puede utilizarse como la resistencia serie del divisor resistivo.
La corriente I que circula por la resistencia Rk es el resultado del proceso de rectificación de
señal RF. La señal a la salida del detector puede descomponerse en una componente continua
(DC) y en una serie de componentes localizadas en los armónicos de la señal de RF (múltiplos
de la frecuencia fundamental de la señal) [5].
Dicha componente DC (que depende del nivel de señal de RF) fija una tensión en la carga
RL proporcional a la potencia de la señal de RF (V0 ∝ PRF ) para niveles bajos de potencia [4].
La corriente de drenador de un FET puede obtenerse, utilizando la teorı́a de Shockley, a
partir de la expresión (tomada de [4])
Id = G0 Vds F (Vds , Vgs )
(2.1)
donde G0 representa la conductancia del canal, y Vds el voltaje entre drenador y fuente.
La expresión del factor dependiente de Vds y Vgs viene dada por [4]
F (Vds , Vgs ) = 1 +
3
3
2
1
p
(VD − Vgs ) 2 − (VD − Vgs + Vds ) 2
3 Vds Vp
(2.2)
donde VD indica el voltaje de difusión de la puerta, y Vp el voltaje de pinch off del FET.
2.2 Implementación de detectores de potencia
7
El producto G0 F (Vds , Vgs ) puede agruparse como una conductancia global G(Vds , Vgs ). Ası́,
la expresión (2.1) se puede escribir como
Id = Vds G(Vds , Vgs )
(2.3)
Equivalentemente, podemos expresar G(Vds , Vgs ) en términos de resistencia
Rds (Vds , Vgs ) = 1/G(Vds , Vgs )
(2.4)
Sustituyendo (2.4) en la expresión (2.3), obtenemos
Id =
Vds
Rds (Vds , Vgs )
(2.5)
Las tensiones Vds y Vgs dependen ambas de la señal de entrada al detector, por lo que
la resistencia Rds se puede identificar con la resistencia Rk de la Fig. 2.1. El concepto de
detección introducido al comienzo de esta sección se puede interpretar como una rectificación
auto-controlada de la señal de RF [4].
2.2.
Implementación de detectores de potencia
Los transistores FET se han utilizado ampliamente a baja frecuencia, pero su operación
a alta frecuencia ha sido cuestionada ya que la frecuencia de corte suponı́a una fuerte limitación. Los diodos de barrera Schottky, de rápida respuesta y facilidad de fabricación, han sido
igualmente utilizados para implementar detectores de RF. La rectificación del nivel de la señal
de RF se produce a través de la caracterı́stica I/V no lineal del diodo.
Recientemente se han realizado experimentos que demuestran la posibilidad de trabajar
por encima de la limitación de la frecuencia de corte en detectores implementados con FET [1].
En la Sección 2.5 se describen algunas de las propuestas más destacadas.
En la Fig. 2.2 se muestra un primer esquemático de detector de potencia implementado con
un transistor FET [4]. En este diseño la señal de RF se introduce al detector por el drenador y
8 CAPÍTULO 2. ESTADO DEL ARTE DE LA DETECCIÓN DE POTENCIA
la puerta del FET a través de un divisor de señal. En cada salida del mismo se aplica un filtrado
paso alto a las señales para garantizar que no se introduce ninguna componente continua al
transistor.
Figura 2.2: Detector de potencia RF basado en FET con divisor de señal [4].
Si se escogen las redes de adaptación y polarización adecuadas pueden optimizarse caracterı́sticas del detector tales como responsividad y coeficiente de reflexión a la entrada [4]. La
responsividad es la caracterı́stica fundamental de un detector de potencia e indica la capacidad
del mismo para convertir la potencia recibida por la antena (watios) en una tensión a la salida
del detector (voltios).
Una posibilidad para incrementar la responsividad del detector consiste en incrementar el
valor del factor F (Vds , Vgs ), descrito en la ecuación (2.2). El esquema de la Fig. 2.2 se verı́a
modificado por el de la Fig. 2.3 para compensar la influencia opuesta de signo que mantienen
Vgs y Vds en dicho factor. Para ello, se emplea un bloque para desfasar la señal de la puerta del
FET 180o . De este modo, se lograrı́a que Vgs y Vds tuvieran una influencia común en Rds y, en
comparación con el circuito de la Fig. 2.2, la responsividad del detector se verı́a incrementada
(proporcionando un mayor voltaje a la salida para la misma potencia de entrada).
La primera posibilidad de alimentación del FET consta de una fuente de tensión continua
VB y una resistencia R, como muestra la Fig. 2.4(a).
Una segunda vı́a de alimentación del FET pasa por utilizar una fuente de tensión continua
y una fuente de tensión alterna de baja frecuencia VLF , representada en la Fig. 2.4(b), con el
objetivo de modular el punto de trabajo del transistor.
2.2 Implementación de detectores de potencia
9
Figura 2.3: Modificación del detector básico con desfasador en la puerta para incrementar la
responsividad del detector [4].
(a) Bias VB
(b) Bias VB + VLF
Figura 2.4: Alternativas para alimentar la puerta del transistor [4].
10 CAPÍTULO 2. ESTADO DEL ARTE DE LA DETECCIÓN DE POTENCIA
En el caso de los detectores basados en diodos, la caracterı́stica I/V para valores bajos de
potencia es cercana a cuadrática, por lo que el voltaje a la salida del detector V0 es proporcional a la potencia de RF, como se indicaba en la Sección 2.1. Sin embargo, para valores altos de
potencia, la caracterı́stica del diodo comienza a diverger del comportamiento cuadrático, suponiendo un lı́mite superior del rango dinámico del detector [4]. Además, cabe destacar que los
detectores basados en diodos son extremadamente sensibles a las variaciones de temperatura.
A modo de comparativa, en la Fig. 2.5 se representan las caracterı́sticas de un detector que
cuenta con un transistor FET y otro que emplea un diodo Schottky. El detector basado en
FET con la responsividad incrementada alcanza mayor rango dinámico que el detector basado
en diodo Schottky. Si se opta por minimizar el coeficiente de reflexión a la entrada del detector,
se obtendrá un mayor rango dinámico a costa de reducir la responsividad del detector [4].
Figura 2.5: Potencia a la salida del detector frente a potencia de entrada [4].
Otra comparativa de prestaciones entre ambos detectores se representa en la Fig. 2.6. Se
observa que el detector basado en FET presenta mayor responsividad y menor nivel de ruido
que el detector implementado con un diodo Schottky.
2.3 Introducción a la tecnologı́a CMOS
11
Figura 2.6: Tensión a la salida del detector frente a potencia de entrada [4].
El uso de diodos en detectores de potencia está siendo reemplazado por el de transistores FET, debido a su mayor estabilidad frente a cambios de temperatura y a las mejores
caracterı́sticas de ruido y rango dinámico [4].
2.3.
Introducción a la tecnologı́a CMOS
La mayorı́a de los sistemas de RF incorporan un gran número de circuitos integrados
(además de otros componentes) que son fabricados mediante procesos diferentes. Cada proceso
se optimiza para realizar unas funciones especı́ficas. Con el fin de reducir los costes globales
de fabricación, la tendencia actual es integrar todas las funciones en el menor número de chips
posible.
Debido a que los requisitos de espacio de los sistemas de RF actuales son cada vez más
restrictivos, los fabricantes se ven en la necesidad de elegir entre soluciones SiP (System-inPackage), en las cuales se fabrican normalmente varios chips por separado, y soluciones SoC
(System-on-Chip), en las que todas las funciones pueden ser implementadas en un único chip.
12 CAPÍTULO 2. ESTADO DEL ARTE DE LA DETECCIÓN DE POTENCIA
Las desventajas de las propuestas SiP son que el coste por unidad y los problemas de
fiabilidad crecen a medida que se incrementa el número de componentes. Por ello, los últimos
diseños adoptan soluciones SoC, como es el caso de la tecnologı́a CMOS, para hacer posible la
realización de componentes activos y pasivos en el mismo proceso de fabricación.
En la Fig. 2.7 se muestra el diagrama de bloques de un sistema de RF integrado, en el que
el procesador digital de banda base y el transceptor se implementan mediante una solución
SoC. El amplificador de potencia no se integra mediante esta solución debido a sus requisitos
funcionales (manejar altos niveles de corriente con una caracterı́stica fuertemente lineal). Por
esta razón, el conjunto procesador digital de banda base y transceptor RF suelen fabricarse
mediante un proceso CMOS avanzado en un mismo chip, mientras que para el amplificador
de potencia normalmente se emplea una solución basada en procesos de fabricación GaAs
(BCDMOS). Soluciones anteriores tı́picamente utilizaban tecnologı́a SiGe en los procesos de
fabricación del transceptor [6].
Figura 2.7: Bloques de un sistema de RF integrado [6].
En la Tabla 2.1 se muestra una comparativa entre los distintos procesos empleados para
fabricar componentes de un sistema de RF [6]. Existen tres clases diferentes de procesos CMOS:
Bulk CMOS. Proceso estándar de fabricación, presenta bajo aislamiento en sustrato (se
requieren técnicas de aislamiento, anillos de guarda) [6].
Bulk CMOS con mejoras de tecnologı́a RF. Metales extra-gruesos, condensadores MIM
(Metal-In-Metal) y resistividad del sustrato incrementada (mediante más pasos en el
proceso, aplicación de máscaras adicionales) [6].
Silicon on Insulator (SOI). Solución en la que los transistores mantienen buen nivel de
aislamiento con el sustrato (mediante implantación de una capa delgada de óxido de
silicio) [6].
2.3 Introducción a la tecnologı́a CMOS
Bloque
Procesador
Tecnologı́a
CMOS
digital banda
13
Principales ventajas
Principales inconvenientes
Facilidad de integración, coste
No adecuada para aplicaciones
relativamente asequible
que requieran alta potencia
Capacidad para trabajar en al-
Costosa
base
Transmisor
SiGe
Receptor RF
Amplificador
de potencia
ta frecuencia
GaAs
Rendimiento muy alto, capaci-
Muy costosa
dad para manejar alta potencia
Tabla 2.1: Comparativa entre las tecnologı́as más empleadas en procesos de fabricación RF.
En la Fig. 2.8 se muestra una sección de un circuito fabricado mediante un proceso CMOS.
Para dar una idea de las dimensiones de la estructura, el sustrato seleccionado tiene un espesor
de 3.1µm y un elevado valor de resistividad (2kΩ·cm). La anchura de la puerta de polisilicio
es de 0.8µm.
Figura 2.8: Sección lateral de un circuito fabricado con tecnologı́a CMOS [7].
Aportaciones de la tecnologı́a CMOS a los detectores de potencia
A continuación, se citan algunas de las ventajas más importantes que la detección de
potencia basada en tecnologı́a CMOS presenta:
Tiempos muy rápidos de respuesta [2].
Facilidad de integración on-chip con otros sistemas de procesado de señal [6].
14 CAPÍTULO 2. ESTADO DEL ARTE DE LA DETECCIÓN DE POTENCIA
Posibilidad de reducir el coste de fabricación mediante reproducción de dispositivos en
serie (Focal-Plane arrays) [1].
Con todo ello, el principal punto a favor de la tecnologı́a CMOS es su escalabilidad, de
forma que pueden integrarse el elemento radiante, el receptor y circuitos adicionales en un
mismo chip, reduciendo el tamaño global y las pérdidas de la estructura.
2.4.
Imaging a frecuencias de THz
Motivación
Las ondas electromagnéticas a frecuencias de THz pueden penetrar materiales del mismo
modo que las microondas. Debido a ello, pueden ser empleadas para ver a través de la estructura
interna de objetos opacos relativamente grandes, permitiendo la detección de objetos ocultos
de menor tamaño contenidos en su interior. Esta técnica de inspección se conoce con el nombre
de “imaging”.
Las caracterı́sticas de la radiación a frecuencias de THz hacen que sea interesante utilizar
la banda de las ondas submilimétricas para aplicaciones de “imaging”. La energı́a de un fotón a
frecuencias de THz ronda los 4meV [8], y es debida a vibraciones de ciertas moléculas complejas
pesadas. Estos niveles tan bajos de energı́a implican que la radiación a frecuencias de THz
puede ser considerada como no ionizante [9], y por tanto segura para aplicaciones relacionadas
con la salud.
Los detectores de potencia basados la tecnologı́a CMOS han acaparado mucha atención
para aplicaciones de “imaging” a frecuencias de THz debido a facilidad de fabricación, bajo
coste y excelente capacidad de integración con otros circuitos de procesado de señal.
Diferentes procesos de detección pueden ser utilizados para obtener la señal en niveles
digitales. Uno de ellos consiste en utilizar un bolómetro en el que las ondas de THz calientan un
detector sensible a la temperatura, sirva como ejemplo un termistor. Midiendo las variaciones
en la resistencia del mismo se puede obtener la energı́a de THz detectada. El termistor debe
introducirse en una cámara de vacı́o para retener la pequeña cantidad de energı́a que recibe
2.4 Imaging a frecuencias de THz
15
el detector durante la mayor cantidad de tiempo posible (aislamiento térmico). Se trata de
un proceso delicado que proporciona un detector muy sensible y adaptable a todo el rango de
THz, pero también que puede llegar a suponer un precio excesivo [8].
Por otro lado, los detectores basados en transistores FET, a pesar de su limitación en la
frecuencia de corte anteriormente mencionada, pueden rectificar la radiación de THz gracias
a las propiedades no lineales de las cargas en el transistor [8]. Dicha radiación produce una
perturbación en la densidad de las cargas que conduce a la creación de ondas plasmónicas y
oscilaciones en el transistor. Este proceso se explicará con detalle en la Sección 4.1.
Requisitos y limitaciones
Las aplicaciones de “imaging” en la banda de los THz requieren sistemas de RF que presenten alta responsividad manteniendo niveles reducidos de consumo de potencia. El inconveniente de los sistemas de “imaging” desarrollados hasta ahora es que la tasa de adquisición de
imágenes era del orden de varios minutos [10].
Puede emplearse una matriz de detectores colocados según un patrón concreto para medir
el nivel electromagnético de señal en cada pixel de una imagen a la longitud de onda deseada.
En una cámara o en un Focal-Plane array [1], los pixels de la imagen deben estar espaciados
y trabajar independientemente, por lo que un pixel no tiene acceso a los detalles registrados
por los pixels adyacentes. Para considerar que los pixels trabajan de forma independiente, la
separación entre pixels debe ser 183µm aproximadamente para frecuencias de THz [8]. En un
cuadrado de área 1 mm2 sólo serı́a posible disponer 6 x 6 pixels, haciendo necesario el uso de
un array de grandes dimensiones.
Por este motivo, los sistemas actuales de imaging son complejos y de gran tamaño, pues
normalmente emplean agrupaciones de múltiples detectores (cada uno capaz de detectar un
único pixel de la imagen), siendo necesario emplear configuraciones en array especı́ficas para
obtener las imágenes deseadas.
Actualmente, la limitación del ancho de banda del detector se encuentra en el diseño de la
antena, de banda estrecha, necesaria para acoplar la radiación THz presente en el espacio libre
al detector de potencia. La estructura completa puede fabricarse mediante un proceso CMOS.
16 CAPÍTULO 2. ESTADO DEL ARTE DE LA DETECCIÓN DE POTENCIA
Últimos avances en detectores de potencia RF
La aparición de los sistemas basados en tecnologı́a CMOS permite realizar operaciones
multi-pixel, tı́picamente utilizadas en aplicaciones de cámaras fotográficas en el espectro visible. Recientemente, los detectores basados en tecnologı́a CMOS han mostrado valores de
responsividad elevados hasta 1 THz [11].
En comparación con la tecnologı́a convencional basada en ondas milimétricas, “imaging” a
frecuencias de THz proporciona una mayor resolución mientras que se mantiene la capacidad
de atravesar diversos materiales y sustancias [1].
El primer detector diseñado para trabajar en la banda de las milimétricas utilizaba transistores FET fabricados sobre silicio [12], mientras que el primer Focal-Plane array de detectores
CMOS para trabajar a frecuencias de THz fue propuesto en [1]. Se realizaron experimentos de imaging sobre algunos pixels a frecuencias en torno a 0.6THz. Este sistema era capaz
de detectar radiación a baja frecuencia ası́ como radiación a frecuencias de THz. Se expone
detalladamente esta interesante propuesta en la Sección 4.1.
Para el comportamiento a baja frecuencia se emplea un análisis cuasi-estático, mientras
que para comprender qué sucede a frecuencias de THz es necesaria una descripción no-cuasiestática [1]. En este último caso, se tiene en cuenta la aparición de ondas plasmónicas para
describir el comportamiento del FET a alta frecuencia [13].
2.5.
2.5.1.
Experimentos realizados con detectores de potencia
Detectores de potencia basados en HEMT
Los primeros experimentos de “imaging” fueron realizados a frecuencias por debajo de THz
utilizando transistores HEMT en el diseño de detectores de potencia [12]. En la mayorı́a de los
casos, la señal detectada disminuı́a drásticamente con el incremento de la radiación incidente
por la reducción de la eficiencia de acoplo o debido a la absorción por vapor de agua.
Una posible técnica de medida la proporciona Lisauskas en [10], empleando transistores
HEMT comerciales en el diseño del detector de potencia.
2.5 Experimentos realizados con detectores de potencia
17
El método de medida consiste en realizar un escaneo en reflexión y transmisión a 0.6THz
con los setups mostrados en la Fig. 2.9.
(a) Configuración a transmisión propuesta [10]
(b) Configuración a reflexión propuesta [10]
Figura 2.9: Configuraciones a transmisión y a reflexión para realizar “imaging” a frecuencias
de THz con detectores de potencia basados en HEMT.
Las imágenes obtenidas están formadas por 190 x 160 pixels con un tiempo de integración
de 7 minutos, debido a que este diseño permite detectar un único pixel por transistor. Se
muestran los resultados obtenidos mediante esta técnica en la Fig. 2.10.
(a) Imagen obtenida mediante configuración a
(b) Imagen obtenida mediante configu-
transmisión [10]
ración a reflexión (imagen superpuesta
tomada con detector Schottky optimizado para trabajar a 0.6THz) [10]
Figura 2.10: Imágenes obtenidas con las configuraciones a transmisión y a reflexión.
18 CAPÍTULO 2. ESTADO DEL ARTE DE LA DETECCIÓN DE POTENCIA
Las primeras imágenes tomadas en una configuración en modo transmisión a 1.63THz utilizando HEMT fueron demostradas posteriormente [14]. El setup se basa en la utilización de un
láser molecular, como se aprecia en la Fig. 2.11. El dispositivo se opera en modo fotovoltaico,
sin aplicación de corriente en el canal, con una alimentación negativa de puerta. La imagen
obtenida, consistente en 60 x 80 pixels, se muestra en la Fig. 2.12. Las zonas sombreadas se
deben a reflexión entre las hojas del sobre. El tiempo de integración es de 200ms, considerablemente menor al obtenido en el experimento inicialmente propuesto por Lisauskas et al. [10],
utilizando en este caso también una configuración a transmisión, con un láser molecular como
fuente de energı́a en lugar de un diodo Gunn.
Figura 2.11: Configuración a transmisión para “imaging” a frecuencias de THz utilizando un
láser molecular [14].
Figura 2.12: Resultado del experimento de “imaging” a 1.63THz con detectores basados en
HEMT [14].
2.5 Experimentos realizados con detectores de potencia
2.5.2.
19
Detectores de potencia basados en FET
Con la aparición de la teorı́a de detección de ondas plasmónicas, propuesta originalmente
por Dyakonov y Shur [13], los primeros detectores basados en FET fabricados con silicio fueron
demostrados por Knap [12] para operar en frecuencias sub-THz.
Un proceso de fabricación avanzado permite reducir el tamaño del dispositivo y reducir las
capacidades parásitas del sustrato, incrementándose la responsividad del detector [1].
El primer Focal-Plane array basado en FET y realizado en tecnologı́a CMOS de 0.25µm fue
diseñado por Öjefors et al. [1]. Más recientemente, se han utilizado sustratos de alta resistividad
√
para conseguir valores de potencia de ruido equivalente de 50pW/ Hz a una frecuencia de
operación 650GHz [15].
El reciente diseño de detector propuesto por Schuster et al. [16] incluye una antena de
banda ancha de tipo Bow-tie. Variaciones en las dimensiones del FET, geometrı́a de la antena
o en las conexiones entre la antena y los terminales (puerta y fuente o drenador y fuente)
permiten diseñar detectores con diferentes caracterı́sticas. En la Fig. 2.13 se muestran ejemplos
de detectores de potencia.
Figura 2.13: Caracterı́sticas de detectores basados en FET [16].
La configuración alternativa propuesta para la caracterización del detector se muestra en
la Fig. 2.14.
20 CAPÍTULO 2. ESTADO DEL ARTE DE LA DETECCIÓN DE POTENCIA
Figura 2.14: Configuración alternativa para experimentos de imaging a frecuencias de THz con
detectores basados en FET [16].
Por último, en la Fig. 2.15 se muestra el resultado del experimento de “imaging” a frecuencias de THz [16] basado en detectores FET haciendo uso de la configuración de medida
alternativa.
Figura 2.15: Resultado del experimento de imaging a frecuencias de THz con detector de
potencia basado en FET [16].
La introducción del amplificador integrado en el propio detector supone un progreso muy
importante para incrementar la responsividad a órdenes de kV /W . La lectura multipixel permite incrementar la velocidad de recogida de imágenes, que ya ha sido validada para hacer
imaging a tasa de video [17]. Los tiempos de integración que se están alcanzando rondan los
10ms [10]. Un array de detectores operando a tasa de video requiere elementos con tiempo de
respuesta de aproximadamente 30ms. Por tanto, este tipo de propuestas pueden ser una buena
2.6 Conclusiones
21
solución para la realización de sistemas de THz para grabación de video en tiempo real [17].
2.6.
Conclusiones
En este Capı́tulo se ha presentado una revisión del estado del arte de la detección de
potencia. A partir del principio básico de detección RF, la expresión de corriente de drenador
de un FET puede identificarse con el resultado de la rectificación auto-controlada de la señal
de RF de entrada en el detector. Mediante una comparativa de prestaciones, los transistores
FET fabricados mediante procesos de fabricación CMOS se han postulado como la mejor
alternativa para la implementación de detectores de potencia económicos y capaces de operar
en un amplio ancho de banda.
También se ha introducido la principal aplicación de la detección de potencia en la banda
de las ondas submilimétricas: la técnica de inspección conocida como “imaging” para detección de materiales y sustancias. Por último, se han mostrado algunos de los experimentos y
configuraciones de medida más importantes realizados en este reciente campo de investigación.
En el siguiente Capı́tulo se presentará el fundamento teórico del detector de potencia: el
mezclador resistivo. Una vez se hayan establecido las bases teóricas de su funcionamiento, se
abordará el diseño mediante simulación del mezclador resistivo en la banda de interés (ISM
2.4GHz). El detector de potencia formará parte de un caso particular del mezclador resistivo.
22 CAPÍTULO 2. ESTADO DEL ARTE DE LA DETECCIÓN DE POTENCIA
Capı́tulo 3
Mezclador resistivo basado en FET
El mezclador es uno de los elementos más importantes de un sistema de detección de
potencia. El diseño de detectores basados en el mezclador resistivo permite alcanzar un alto
nivel de linealidad [3]. Habitualmente se utilizan estructuras balanceadas para separar las
señales RF y LO, para poder trabajar con grandes niveles de señal y para eliminar ciertos
niveles espúreos y productos de intermodulación de la respuesta del detector. Debido a que la
caracterı́stica del diodo es fuertemente no lineal, los mezcladores basados en diodos son más
susceptibles a problemas relacionados con la intermodulación [4].
3.1.
Fundamento teórico del mezclador resistivo
El mezclador resistivo propuesto en [3] utiliza la resistencia del canal de un FET para
conseguir la mezcla en frecuencia. La resistencia del canal de un FET sin alimentar es no
lineal. El canal opera como una resistencia cuyo valor depende del nivel de señal aplicado en
la puerta, como mostraba el principio de detección de la Sección 2.1.
Se suele trabajar en la región de la curva I/V del FET que se muestra en la Fig. 3.1,
conocida como región lineal. Debido a que la resistencia de este tipo de transistores es bastante
lineal en esta región, pueden alcanzarse diseños con buena eficiencia de conversión [3].
En la Fig. 3.2 se muestra el circuito equivalente de un FET con el drenador sin alimentar [18]. La capacidad de la unión se modela con dos condensadores, CGS y Cgd .
23
24
CAPÍTULO 3. MEZCLADOR RESISTIVO BASADO EN FET
Figura 3.1: Región lineal de las curvas I/V del transistor Avantek AT10650-5 GaAs FET [3].
En el caso particular Vds = 0, ambas capacidades coinciden, Cgs = Cgd .
En cambio, si se alimenta la puerta del transistor FET hasta llevarlo a la región de saturación, puede asumirse que Cgd << CGS .
Figura 3.2: Modelo equivalente en pequeña señal de un GaAs FET [18].
En este modelo se aplica una señal Vin en la puerta para modular la unión a frecuencia del
oscilador local. Se introduce la señal de radiofrecuencia en el drenador, lugar donde también
obtendremos la señal de frecuencia intermedia filtrada.
3.2 Diseño del mezclador resistivo
25
Los mezcladores basados en transistores FET pueden trabajar en la región activa de los
transistores o en la región lineal.
En la región activa la corriente de drenador ids (t) es directamente proporcional a vgs 2 (t),
siendo vgs (t) la tensión aplicada entre los terminales de drenador y fuente.
En la región lineal, la corriente de drenador viene descrita por la expresión (obtenida de
[19])
ids (t) =
W
µCox (vgs (t)vds (t) − Vp vds (t) − vds 2 (t)/2)
L
(3.1)
donde Vp indica el voltaje de pinch-off del transistor.
El objetivo de nuestro diseño será obtener un término de tensión cuadrático que contenga
las componentes armónicas que resultan del mezclado de las señales de LO y RF. Sin embargo,
en la región lineal del FET, el mezclador resistivo no puede generar los productos de modulación
cruzada (armónicos de la mezcla) si las señales de RF y LO se aplican simultáneamente en la
puerta sin incluir un condensador externo que acople dicha señal al drenador [3].
3.2.
Diseño del mezclador resistivo
En la Fig. 3.3(a) se muestra el diseño propuesto para el mezclador resistivo [3]. En este
diseño, como se comentó en la Sección 3.1, el canal del transistor opera como una resistencia
cuyo valor depende del nivel de señal aplicado en la puerta. La señal de LO se introduce a
la puerta a través de un condensador de bloqueo Cg , provocando que el transistor conmute
de estado, efecto también controlado mediante la tensión Vg , que define el comportamiento en
continua del mezclador resistivo. En el diseño del mezclador resistivo entran en juego diferentes
elementos:
Se considera 1MHz como frecuencia de la componente IF y 2.45GHz como frecuencia de
la señal de RF, coincidiendo con la frecuencia de resonancia de la antena, que será el elemento encargado de proporcionar la señal de RF al detector de potencia posteriormente.
26
CAPÍTULO 3. MEZCLADOR RESISTIVO BASADO EN FET
Se dispone un elemento diplexor en el drenador para separar las señales de RF e IF. La
definición de los puertos del mismo se indica en la Fig. 3.3(b). En la Fig. A.1 se muestra
el modelo de diplexor implementado para trabajar en las simulaciones del mezclador
resistivo, y el diseño de los filtros que lo forman se muestra en la Fig. A.2. Con el
diplexor los puertos IF y RF están aislados entre sı́, y al mismo tiempo se permite la
transmisión de potencia hacia el puerto común (drenador).
(a) Modelo de mezclador resistivo que emplea el canal de un
(b) Diplexor utilizado para
FET para realizar la mezcla en frecuencia.
separar las señales de RF e
IF en el drenador.
Figura 3.3: Diseño del mezclador resistivo.
Se selecciona el transistor ATF-34143 [20] para trabajar en las simulaciones del mezclador
resistivo y del detector de potencia. Mediante el software de AWR Microwave Office se
modela el comportamiento no lineal del mismo. En la Fig. 3.4 se representan las curvas
I/V del dispositivo obtenidas en simulación. Además, en la Fig. A.3 se muestra el circuito
utilizado para obtener dichas curvas mediante simulación.
Se contrasta este resultado con las curvas proporcionadas por el fabricante. Dado que
en este caso particular se operará el mezclador resistivo únicamente en la región lineal
(Vds < 2V ) se admite que los resultados obtenidos en simulación se ajustan a los reales.
En la Fig. 3.5 se muestran conjuntamente las curvas proporcionadas por el fabricante
y la región lineal de las curvas obtenidas en simulación. Puede admitirse que, en esta
región, el modelo en simulación aproxima el comportamiento del dispositivo real (si se
realiza la comparativa de las curvas en la región donde Vds < 2V ).
3.3 Resultados de simulación del mezclador resistivo
27
Figura 3.4: Caracterı́stica I/V del transistor ATF-34143 obtenida en simulación (modelo no
lineal).
3.3.
Resultados de simulación del mezclador resistivo
El modelo de mezclador resistivo implementado en simulación se muestra en la Fig. 3.6.
Los parámetros de transmisión del diplexor obtenidos en simulación se muestran en la
Fig. 3.7. Estos se ajustaron con el fin de mantener un buen nivel de aislamiento entre los
puertos 1 (IF) y 2 (RF), permitiendo adicionalmente la transmisión de potencia desde cada
uno de ellos hacia el puerto 3 (drenador) en las respectivas bandas de frecuencia (IF: hasta
1MHz, RF: en el entorno de 2.45GHz). Como se puede observar en la Fig. 3.7, el aislamiento
entre puertos es de -35dB en torno a la banda de diseño. Se consigue una transmisión ideal de
potencia (cercana a 0dB) desde los puertos de IF y RF al drenador en cada una de las bandas
correspondientes.
Las pérdidas de conversión dependen fuertemente de la tensión Vg aplicada en la puerta del
transistor, por lo que se seleccionó como valor óptimo Vg = Vp , como se indicará posteriormente
en la expresión (4.5).
28
CAPÍTULO 3. MEZCLADOR RESISTIVO BASADO EN FET
(a) Región lineal de las curvas I/V obtenidas en simulación.
(b) Región lineal de las curvas I/V
dadas por el fabricante [20].
Figura 3.5: Curvas I/V (región lineal) del transistor ATF-34143 [20].
3.3 Resultados de simulación del mezclador resistivo
Figura 3.6: Modelo desarrollado para la simulación del mezclador resistivo.
Figura 3.7: Parámetros de transmisión del diplexor obtenidos en simulación.
29
30
CAPÍTULO 3. MEZCLADOR RESISTIVO BASADO EN FET
En todos los modelos de simulación se consideró el simulador de Balance Armónico para
tener en cuenta el comportamiento no lineal del FET.
Este modelo de mezclador resistivo alcanzó las pérdidas de conversión que se representan
en la Fig. 3.8. Se observa que, en torno a la frecuencia de interés, el mezclador es capaz de
proporcionar unas pérdidas de conversión de 7.4dB, valor cercano a los que habitualmente se
alcanzan con mezcladores resistivos [3].
Figura 3.8: Pérdidas de conversión del mezclador resistivo obtenidas en simulación.
3.4.
Conclusiones
En este Capı́tulo se ha explicado brevemente el concepto de mezclador resistivo como
punto de partida para realizar el diseño del detector de potencia, que forma parte de un caso
particular del mezclador resistivo basado en FET. Se ha planteado un diseño en la banda
de interés (ISM 2.4GHz) que alcanza unas pérdidas de conversión de 7.4dB. Como parte del
diseño del mezclador, se utiliza el modelo no lineal del FET ATF-34143 [20] para realizar las
simulaciones de tipo Balance Armónico del mezclador. También se ha propuesto un diseño de
diplexor para separar las señales de IF y RF en el drenador del FET. Dicho diplexor permite
3.4 Conclusiones
31
la transmisión hacia el puerto común en cada una de las bandas mientras que mantiene un
aislamiento entre puertos cercano a -35dB.
En el siguiente Capı́tulo se aborda el diseño del detector de potencia diferencial. Se planteará un desarrollo teórico del detector para posteriormente comenzar con un diseño progresivo
desde los modelos de simulación ideales hasta el modelo real de fabricación.
32
CAPÍTULO 3. MEZCLADOR RESISTIVO BASADO EN FET
Capı́tulo 4
Detector de potencia Square-Law
La detección de potencia de tipo Square-law forma parte de un caso particular del mezclador
resistivo basado en FET introducido en el Capı́tulo 3. En este caso, a la salida del detector se
obtiene una señal de frecuencia intermedia fF I = fLO −fRF = 0, pues se coloca un condensador
Cgd que provoca el acoplo de las señales de RF y LO entre los terminales de puerta y drenador.
Por tanto, tras el proceso de auto-mezclado de las señales, se obtendrá una señal de corriente
continua Ids a la salida del detector.
En este Capı́tulo se presenta el desarrollo teórico del detector de potencia de tipo Squarelaw, ası́ como se analiza el diseño desarrollado en [1], detector que presenta una señal de salida
proporcional (según una cierta ley cuadrática) a la señal de entrada al detector de potencia.
4.1.
Desarrollo teórico del detector de potencia
En esta Sección se mostrará cómo mediante la utilización del mezclador resistivo es posible
realizar la detección de potencia por encima de la frecuencia de corte del FET [1]. El desarrollo
de este tipo de detectores permite que la detección de potencia pueda considerarse de banda
ancha (es decir, que se puede realizar la detección desde baja frecuencia hasta los THz).
En primer lugar, se realiza un análisis cuasi-estático (de baja frecuencia), en el que se
utiliza un condensador de acoplo externo Cgd,ext para facilitar el mezclado de las señales de
RF y LO en el mezclador resistivo, como se muestra en la Fig. 4.1(a).
33
34
CAPÍTULO 4. DETECTOR DE POTENCIA SQUARE-LAW
Además, para poder ilustrar el comportamiento del FET a frecuencias de THz, se extiende
este análisis mediante una caracterización no-cuasi-estática, como se detalla en el modelo de
la Fig. 4.1(b).
(a) Mezclador resistivo basado en
(b) Modelado no-cuasi-estático del canal del FET a frecuencias por
FET para detección de potencia
encima de fT [21]
RF [1]
Figura 4.1: Modelo de detector de potencia Square-law basado en el mezclador resistivo.
En la Fig. 4.1(a) se muestra un modelo de detector de potencia Square-law basado en un
mezclador resistivo [1]. En este caso, el mezclado es posible gracias a la colocación del condensador de acoplo Cgd,ext que permite acoplar una señal AC de entrada al detector, representada
por la tensión VRF , introducida simultáneamente por los terminales de puerta (LO) y drenador
(RF). Además, la puerta del FET se alimenta con una tensión continua Vg con el objetivo de
fijar el punto de polarización del transistor.
Para comenzar con el análisis del modelo cuasi-estático del detector de potencia, se parte
de las expresiones [1]:
vgs (t) = VRF (t) + Vg
(4.1)
vds (t) = VRF (t)
(4.2)
que indican la tensión entre puerta y fuente y drenador y fuente respectivamente. Cabe
destacar que ambas expresiones son dependientes de la tensión de entrada, VRF (t).
El condensador externo Cgd,ext produce el acoplo de señal entre los terminales de LO y RF.
Este efecto de auto-mezcla se debe a la existencia de capacidades parásitas en el transistor,
4.1 Desarrollo teórico del detector de potencia
35
que hacen el papel del condensador Cgd introducido deliberadamente, y normalmente no es
deseado en los mezcladores resistivos.
Sin embargo, es precisamente dicho efecto el que producen los detectores de potencia incoherentes (detección directa). Dado que el transistor opera en la región lineal, la corriente de
drenador en esta región puede obtenerse mediante la expresión
ids (t) = vds (t)gds (t)
(4.3)
donde gds (t) denota la conductancia variante en el tiempo del canal. La expresión completa
para dicha conductancia se describe en [22], y se reproduce en la ecuación (4.4) por conveniencia
gds (t) =
W
µCox (VRF (t)/2 + Vg − Vp )
L
(4.4)
W y L se corresponden con la anchura y la longitud del canal, Cox con la capacidad de
oxidación por unidad de área, µ con la movilidad de las cargas y Vp con el voltaje de pinch-off
del transistor.
Introduciendo (4.4) en (4.3) obtenemos la ley cuadrática de la corriente de drenador [1]
ids (t) =
W
µCox (VRF 2 (t)/2 + VRF (t)(Vg − Vp ))
L
(4.5)
sin utilizar otras no-linealidades del dispositivo más que la resistencia variable del canal
controlada por la tensión de la puerta del FET.
2 (t), se fuerza que el término lineal sea
Para obtener únicamente el término cuadrático VRF
nulo haciendo que Vg = Vp . De este modo, se consigue una relación cuadrática entre la entrada
y la salida del detector de potencia.
Asumiendo que vds (t) es una señal de radiofrecuencia,
vds (t) = VRF cos(ωt)
y llamando u =
W
L µCox /2,
la corriente de drenador de la expresión (4.5) resulta en
(4.6)
36
CAPÍTULO 4. DETECTOR DE POTENCIA SQUARE-LAW
2
2
ids (t) = uVRF cos (ωt) = uVRF
2
1 cos(2ωt)
+
2
2
(4.7)
El término variante en el tiempo puede ser eliminado mediante un filtro paso bajo, obteniéndose finalmente una señal de corriente continua en el drenador
Ids =
W
µCox VRF 2 /4
L
(4.8)
En la Fig. 4.2 se muestra el modelo de detector de potencia propuesto en [1], y que se
empleará en los modelos de simulación que se presentan en este Capı́tulo.
Figura 4.2: Diseño del detector de potencia Square-law basado en mezclador resistivo [1].
A baja frecuencia se considera que el transistor presenta una naturaleza resistiva, por lo que
la respuesta del detector auto-mezclador dependerá únicamente de la respuesta del transistor
como elemento discreto, mientras que para caracterizar el comportamiento a alta frecuencia del
detector se emplea un modelo de lı́nea de transmisión RC distribuida como la que se muestra
en la Fig. 4.3(a).
Se realiza un análisis no-cuasi-estático para extender a frecuencias por encima de la frecuencia de corte del dispositivo, considerando un modelo donde el FET trabaja en la región
lineal. Se divide el canal en segmentos que cuentan con una conductancia gn (v) cada uno,
controlados por la tensión local de puerta a canal, como se muestra en la Fig. 4.3(a).
La capacitancia de cada segmento Cn corresponde a una fracción de la capacidad total de
puerta a canal.
4.1 Desarrollo teórico del detector de potencia
37
(a) Modelo no-cuasi-estático con capacidad Cn distribuida [1]
(b) Mezclador resistivo con condensador de acoplo externo [1]
Figura 4.3: Modelo del FET operando en la región lineal para actuar como detector de potencia.
Cada segmento puede verse como el detector de potencia auto-mezclador que se mostraba
en la Fig. 4.1(a), donde el transistor se reemplaza por la conductancia del segmento gn−1 (v) y el
condensador de acoplo externo Cgd,ext viene dado por Cn . Cada conductancia puede expresarse
como una conductividad por unidad de longitud G que depende del voltaje puerta a canal y
de la longitud del segmento correspondiente [1].
La respuesta del mezclador resistivo puede obtenerse fijando las condiciones de contorno.
En la fuente (x = 0) el voltaje puerta a canal viene dado por
v(0, t) = VRF sin(ωt) + Vg
(4.9)
y el voltaje drenador a canal por
v(L, t) = Vg
(4.10)
dado que el potencial del canal en el drenador se introduce a la puerta por una capacitancia
suficientemente grande Cgd .
38
CAPÍTULO 4. DETECTOR DE POTENCIA SQUARE-LAW
En la Fig. 4.4 se muestra una solución numérica para un voltaje normalizado en un disposi-
tivo NMOS de 0.25µm [1]. El voltaje aplicado inicialmente se propaga desde el canal (izquierda)
al drenador (derecha). A partir de 0.1µm, la señal presenta una atenuación importante, y el
canal ha alcanzado el potencial del drenador. Por tanto, la eficiencia del mezclador resistivo se
maximiza cerca de la fuente mientras el resto del dispositivo actúa como una capacitancia Cgd
y un conjunto de resistencias parásitas. Esto permite que sea posible emplear un dispositivo
con gran longitud de canal para hacer detección directa de potencia incluso a frecuencias de
THz [1].
Figura 4.4: Solución numérica en tiempo y posición en función de la tensión puerta a canal
v(x, t) para una señal de 600GHz [1].
4.2.
Diseño del detector de potencia Square-law
Con el objetivo de ilustrar el funcionamiento del detector de potencia, se considera el
modelo a baja frecuencia. En la Fig. 4.5 se muestra un primer modelo de detector de potencia
implementado para trabajar en las simulaciones.
De forma análoga al procedimiento seguido en el diseño del mezclador resistivo presentado
en el Capı́tulo 3, se escogen transistores ATF-34143 para comprobar el funcionamiento del
detector de potencia en las simulaciones. Debido a la extensión de las capturas del modelo, en
el Anexo A se muestra el modelo no lineal del ATF-34143 en la Fig. A.4 y los parámetros del
mismo en la Fig. A.5.
4.2 Diseño del detector de potencia Square-law
39
Figura 4.5: Modelo ideal detector de potencia Square-law.
4.2.1.
Modelos ideales de detector de potencia Square-law
El primer modelo de detector de potencia descrito en la Fig. 4.5 únicamente traslada
el modelo teórico a un modelo práctico. Por ello, no se consideran redes de adaptación ni de
polarización en el diseño. En ese caso, el detector de potencia estarı́a funcionando en una banda
de trabajo arbitraria. Además, no serı́a posible controlar el punto de trabajo del transistor, al
no existir una red de polarización para tal fin.
Detector de potencia ideal formado por una única rama
Se propone en primer lugar la realización de un modelo simplificado con un único transistor para comprobar si la corriente a la salida sigue el comportamiento esperado (detección
cuadrática, proporcional al voltaje de RF aplicado a la entrada del detector). Con este fin, en
la Fig. 4.6 se muestra un modelo simplificado del detector de potencia, con la red de adaptación
a la entrada formada por elementos de adaptación ideales, y donde el valor de los elementos
discretos no tiene especial relevancia en la simulación.
Los resultados obtenidos en las simulaciones realizadas con este modelo en cuanto a adaptación a la entrada del detector (medida a través del parámetro LSS11 , donde LSS hace
40
CAPÍTULO 4. DETECTOR DE POTENCIA SQUARE-LAW
Figura 4.6: Modelo de detector de potencia Square-law con un único transistor y elementos de
adaptación y polarización ideales.
referencia a Large-Signal S-Parameter) fueron de -27dB en torno a la frecuencia de RF, como
se representa en la Fig. 4.7(a). También se muestra la representación en carta de Smith de
impedancias del parámetro Γin del detector de potencia de una única rama en la Fig. 4.7(b).
En la Fig. 4.8 se muestra la curva que relaciona corriente continua del drenador Ids (puerto
IF) con la potencia de RF aplicada en la puerta, Prf , expresada en unidades logarı́tmicas. Si se
convirtiera el valor de potencia al equivalente de tensión Vrf , también se observarı́a la relación
cuadrática que mantiene la salida con la entrada del detector de potencia.
Por tanto, el principio de detección de potencia Square-law basado en el diseño del mezclador resistivo con condensador de acoplo externo se cumple y sigue la expresión (4.8). El circuito
detector formado por una única rama es capaz de proveer una corriente continua proporcional
al valor cuadrático de la tensión de entrada.
Modelo ideal con dos ramas detectoras simétricas
Se procede con el diseño del detector de potencia formado por dos ramas simétricas, manteniendo de momento los elementos ideales en las redes de adaptación y polarización. En la
Fig. 4.9 se muestra el segundo modelo propuesto. Se hace uso de una red de adaptación a la
entrada en cada una de las ramas, y mediante el elemento MMCONV se transforma la red
diferencial a un dispositivo equivalente de un único puerto.
4.2 Diseño del detector de potencia Square-law
41
(a) Parámetro de reflexión LSS11 del detector de potencia con un único transistor y elementos de adaptación
y polarización ideales.
(b) Representación en carta de Smith del parámetro Γin del modelo de detector de potencia con un único
transistor y elementos de adaptación y polarización ideales.
Figura 4.7: Resultados del modelo ideal de detector de potencia Square-law con una única
rama obtenidos en simulación.
42
CAPÍTULO 4. DETECTOR DE POTENCIA SQUARE-LAW
Figura 4.8: Corriente de drenador Ids frente a potencia RF Prf inyectada en la entrada del
detector de potencia Square-law de una única rama con elementos de adaptación y polarización
ideales.
El parámetro de reflexión que se mide a la entrada de este elemento no es otro que Γin ,
que nos interesa sea muy reducido en torno a la frecuencia de RF para que la adaptación con
la antena sea lo mayor posible en la banda de diseño.
Figura 4.9: Modelo de detector de potencia Square-law formado por dos ramas simétricas y
elementos de adaptación y polarización ideales.
4.2 Diseño del detector de potencia Square-law
43
En la Fig. 4.10(a) se representa el parámetro LSS11 del modelo ideal de detector de potencia
Square-law formado por dos ramas simétricas, sin mostrar grandes diferencias respecto al
modelo que consideraba un único transistor salvo un leve desplazamiento en frecuencia hacia
2.42GHz. En la Fig. 4.10(b) se muestra la representación del parámetro Γin en carta de Smith
de impedancias.
En la Fig. 4.11 se muestra la curva que relaciona la corriente de drenador Ids frente a la
potencia de RF Prf presente a la entrada del detector de potencia Square-law.
Se comprueba que la corriente a la salida del detector de potencia sigue mostrando el
comportamiento esperado. La reducción del valor de corriente es aproximadamente 50µA, en
comparación con el modelo (también ideal) de detector de potencia formado por una única
rama.
La explicación la podemos encontrar en que, en el caso del modelo desarrollado para el
detector de potencia Square-law con dos ramas simétricas, la adaptación no es tan alta como
en el caso del detector de potencia de una única rama, por lo que la corriente a la salida
será más alta cuanto menor sea la potencia reflejada a la entrada del detector.
En la Tabla 4.1 se muestra un resumen de los resultados obtenidos en simulación con los
modelos ideales presentados en esta Sección.
Modelo
Ideal con una única
Mı́nimo Γin
Frecuencia
Ancho de banda
Máximo Ids
-27.87dB
2504MHz
60MHz a -10dB
225.1µA
-25.43dB
2420MHz
54MHz a -10dB
172.8µA
rama detectora
Ideal con dos ramas
detectoras simétricas
Tabla 4.1: Resumen de resultados obtenidos en simulación con los modelos ideales de detector
de potencia Square-law.
44
CAPÍTULO 4. DETECTOR DE POTENCIA SQUARE-LAW
(a) Parámetro de reflexión LSS11 del detector de potencia formado por dos ramas simétricas con elementos de
adaptación y polarización ideales.
(b) Representación en carta de Smith del parámetro Γin del modelo de detector de potencia formado por dos
ramas simétricas con elementos de adaptación y polarización ideales.
Figura 4.10: Resultados del modelo ideal de detector de potencia Square-law formado por dos
ramas simétricas obtenidos en simulación.
4.2 Diseño del detector de potencia Square-law
45
Figura 4.11: Corriente de drenador Ids frente a potencia RF Prf inyectada en la entrada del
detector de potencia Square-law formado por dos ramas simétricas con elementos de adaptación
y polarización ideales.
4.2.2.
Modelo real de fabricación del detector de potencia Square-law con
dos ramas simétricas
Tras comprobar que los resultados de simulación de los modelos ideales de detector de
potencia Square-law de una y dos ramas cumplı́an con las especificaciones, se procedió a
diseñar el modelo real de fabricación.
Para ello, se cambiaron en primer lugar los elementos ideales de los modelos presentados en
la Sección 4.2.1 por tramos de lı́nea microstrip, seleccionando FR-4 como sustrato del circuito.
Las caracterı́sticas de dicho sustrato se resumen en la Tabla 4.2.
Sustrato elegido
r
tan δ
Espesor (h)
Fibra de vidrio (FR-4)
4.5
0.015
1.5 mm
Tabla 4.2: Definición del sustrato del circuito detector de potencia Square-law para fabricación.
La impedancia caracterı́stica de los tramos de lı́nea correspondientes a la red de adaptación
de cada rama se consideraron Z01 = 50Ω, mientras que la impedancia de los tramos λ/4
correspondientes a la lı́nea de desacoplo DC-RF se consideraron de impedancia caracterı́stica
46
CAPÍTULO 4. DETECTOR DE POTENCIA SQUARE-LAW
Z02 = 135Ω (fijada por la capacidad de fabricación en la anchura de las lı́neas microstrip, cuyo
lı́mite corresponde a 0.2µm). Por último, se comprobó la influencia de los valores de Cgd y Ld
en las simulaciones, con vistas a seleccionar elementos discretos de valores normalizados.
Para tener en consideración las limitaciones de fabricación, se tuvo en cuenta que las
dimensiones del circuito debı́an ser lo suficientemente espaciosas como para que las soldaduras
de los elementos discretos se pudieran realizar sin unir las pistas, al mismo tiempo que se
debı́a dejar un espacio entre tramos de lı́nea para evitar acoplos de energı́a entre las pistas del
circuito.
De este modo, se procedió en primer lugar con el diseño de las redes de adaptación a la
entrada de cada rama, para posteriormente añadir las redes de polarización que seleccionan el
punto de polarización en el que trabajan los transistores.
Por último, se analizó la mejor manera para conectar el condensador Cgd entre la puerta
y el drenador de cada transistor sin que esto afectara a la respuesta del detector (evitando
acoplos de energı́a y capacidades parásitas). Finalmente las dos ramas de salida se debı́an unir
en el puerto de salida.
Diseño de las redes de adaptación
Cada rama cuenta con un stub en circuito abierto como red de adaptación a la entrada del
transistor. Las longitudes y las anchuras de los tramos de lı́nea se seleccionaron de tal forma
que el parámetro Γin del dispositivo equivalente de un puerto fuera de aproximadamente -20dB
en la banda de diseño. Al igual que en los modelos ideales desarrollados en simulación, en el
diseño del modelo real de fabricación se utilizaron transistores ATF-34143 [20]. En la Fig. 4.12
se muestra el diseño de la red de adaptación de una de las ramas, y en la Fig. 4.13 se muestra el
resultado del diseño de dicha red de adaptación en el layout del circuito detector de potencia.
Diseño de las redes de polarización de los transistores
Por otra parte, la red de polarización de cada rama está constituida por un punto de
conexión con la fuente de alimentación Vg y por un condensador que permite el aislamiento
DC-RF. A baja frecuencia, la impedancia del condensador será lo suficientemente alta como
para considerar que la única conexión de la red de polarización con la puerta tiene lugar desde
la fuente de alimentación Vg , mientras que a alta frecuencia la impedancia del condensador de
4.2 Diseño del detector de potencia Square-law
47
Figura 4.12: Red de adaptación a la entrada de una de las ramas del detector de potencia
Square-law formado por dos ramas simétricas.
Figura 4.13: Layout de la red de adaptación a la entrada de una de las ramas del detector de
potencia Square-law.
48
CAPÍTULO 4. DETECTOR DE POTENCIA SQUARE-LAW
desacoplo será tan baja que permitirá aislar la red de polarización del resto del circuito gracias
a la transformación del cortocircuito a circuito abierto que se producirá a través de la lı́nea
λ/4 de alta impedancia.
Cabe destacar que, debido a la conexión del condensador Cgd entre puerta y drenador,
no es necesario polarizar los drenadores. La propia señal de RF (de baja potencia) es la que
polariza el drenador.
En la Fig. 4.14 se muestra el diseño de la red de polarización. También se muestra el
resultado de este diseño en el layout del circuito detector de potencia Square-law en la Fig. 4.15.
Figura 4.14: Diseño de la red de polarización del transistor ATF-34143 de una de las ramas
del detector de potencia Square-law.
Figura 4.15: Layout de la red de polarización de uno de los transistores ATF-34143.
En la Tabla 4.3 se resumen los valores de anchura y longitud de los tramos de lı́nea que
forman las redes de adaptación a la entrada y las redes de polarización del detector de potencia.
4.2 Diseño del detector de potencia Square-law
49
Loc
Lin
Lrd
Anchura lı́neas Z01
Anchura lı́neas Z02
21.14 mm
28.46 mm
17.2 mm
2.82 mm
0.2 mm
Tabla 4.3: Dimensiones de los tramos de lı́nea de las redes de adaptación a la entrada y de las
redes de polarización del circuito detector de potencia Square-law para fabricación.
Conexión de los condensadores de acoplo de señal entre puerta y drenador
Para que fuera posible conectar el condensador Cgd entre los terminales de puerta y drenador del ATF-34143 [20], se realizó un análisis basado en las dimensiones de los tramos de
lı́nea que permiten evitar, por la periferia, uno de los terminales de fuente del transistor. En
la Fig. 4.16 se muestra el diseño de esta lı́nea a modo de “bend” o codo.
Figura 4.16: Conexión del condensador Cgd entre los terminales de puerta y drenador del
transistor ATF-34143 [20].
En la Tabla 4.4 se muestra el resultado del análisis de las dimensiones de las lı́neas que
permiten conectar el condensador Cgd entre los terminales de puerta y drenador del ATF34143 [20]. La impedancia de todas las lı́neas que forman el codo de la conexión por la periferia
del transistor se diseñan de la misma impedancia, Z01 = 50Ω.
50
CAPÍTULO 4. DETECTOR DE POTENCIA SQUARE-LAW
Lgate
Lb
La
Lc
Lg
8 mm
6 mm
17.5 mm
11 mm
7 mm
Tabla 4.4: Dimensiones de los tramos de lı́nea que permiten conectar el condensador Cgd por
la periferia del transistor ATF-34143 [20].
Selección de los valores de los componentes discretos del detector
En la Fig. 4.17 se muestran las conexiones de las redes de polarización con cada fuente de
alimentación y la conexión de las redes de adaptación con los puertos del parche diferencial
rectangular a través de un condensador Cblock .
También se indican los distintos componentes discretos que forman parte del detector de
potencia Square-law, ası́ como los valores que fueron seleccionados para su fabricación aparecen
recogidos en la Tabla 4.5.
Figura 4.17: Layout con las conexiones y los componentes discretos del circuito detector de
potencia Square-law indicados.
El layout completo del modelo de fabricación del detector de potencia Square-law con
dos ramas simétricas puede encontrarse en la Fig. B.1. En dicho esquema se aprecian las
diferentes partes en las que se divide el detector, ası́ como los márgenes de fabricación necesarios
4.2 Diseño del detector de potencia Square-law
51
Cblock
Cm
Cgd
Ld
470 pF
100 nF
470 pF
1000 nH
Tabla 4.5: Valores de los componentes discretos del circuito seleccionados para la fabricación
del detector de potencia Square-law.
para poder soldar los elementos discretos manteniendo un espaciado entre tramos de lı́nea
adyacentes que permite que no se produzcan acoplos de energı́a.
En la Fig. 4.18 se muestra una imagen del detector de potencia fabricado. Pueden apreciarse
los cables correspondientes a las conexiones de las redes de polarización con una fuente de
tensión externa, el puerto de salida en el que se medirá la corriente, los transistores y elementos
discretos, y los puertos de entrada taladrados hacia la parte posterior del sustrato.
Figura 4.18: Circuito detector de potencia Square-law de dos ramas simétricas fabricado.
Resultados de simulación del detector de potencia Square-law
En la Fig. 4.19(a) se muestra el parámetro LSS11 del modelo real de simulación del detector de potencia Square-law formado por dos ramas detectoras simétricas explicado en la
Sección 4.2.2. En la Fig. 4.19(b) se muestra la representación en carta de Smith de impedancias
del parámetro Γin obtenida tras la simulación de dicho modelo.
52
CAPÍTULO 4. DETECTOR DE POTENCIA SQUARE-LAW
(a) Parámetro de reflexión LSS11 del modelo real de detector de potencia Square-law.
(b) Representación en carta de Smith del parámetro Γin del modelo real de detector de potencia Square-law.
Figura 4.19: Resultados del modelo de fabricación de detector de potencia Square-law con dos
ramas simétricas obtenidos en simulación.
4.2 Diseño del detector de potencia Square-law
53
A diferencia de los modelos ideales de detector de potencia Square-law presentados en la
Sección 4.2.1, en las simulaciones del modelo real de fabricación se obtuvo un valor de adaptación cercano a -16dB. Esta disminución en la adaptación puede ser considerada razonable
teniendo en cuenta que en cada modelo se ha ido introduciendo progresivamente una mayor
cantidad de elementos reales.
En cuanto a la corriente a la salida del detector, en la Fig. 4.20 se muestra la curva Ids
frente a Prf presente a la entrada del detector. Se realizó una simulación con una gama de
potencias ampliada para observar el crecimiento cuadrático de la curva.
Se observa que sigue cumpliendo el crecimiento esperado (curva cuadrática), si bien este
modelo requiere más potencia a la entrada para proporcionar una corriente a la salida lo
suficientemente elevada.
La forma de la curva es muy similar a la que se obtenı́a con los modelos ideales de una y
dos ramas.
Figura 4.20: Corriente a la salida del detector Ids frente a potencia a la entrada Prf del modelo
de fabricación de detector de potencia Square-law.
Los resultados obtenidos en simulación con el modelo real de fabricación implementado se
recogen en la Tabla 4.6.
Analizando los resultados mostrados en la Tabla 4.6, puede afirmarse que el modelo implementado consigue suficiente adaptación, si bien la banda se ha visto reducida a medida que se
han ido considerando más efectos reales en cada diseño implementado.
54
CAPÍTULO 4. DETECTOR DE POTENCIA SQUARE-LAW
Modelo
Real con dos ramas
Mı́nimo Γin
Frecuencia
Ancho de banda
Máximo Ids
-15.83dB
2430MHz
40MHz a -10dB
270.3µA con 10dBm
detectoras simétricas
en la entrada
Tabla 4.6: Resumen de resultados obtenidos en simulación con el modelo de fabricación de
detector de potencia Square-law.
Por tanto, tras la conversión de los modelos ideales a los modelos de fabricación, y todo
ello mediante simulación, se ha podido comprobar que los resultados del detector cumplen con
las especificaciones y se validarán dichos resultados en el Capı́tulo de medidas.
4.3.
Conclusiones
En este Capı́tulo se ha presentado el desarrollo teórico del detector de potencia Squarelaw basado en FET como caso particular del mezclador resistivo (mediante la introducción
deliberada de un condensador entre la puerta y el drenador, se facilita el mezclado de las
señales de LO y RF, lo que conduce a que la señal de IF sea continua). La expresión que
relaciona la corriente de salida con el nivel de señal de RF presente a la entrada es conocida
y de caracterı́stica cuadrática.
La metodologı́a de diseño en los modelos de simulación del detector de potencia ha sido
progresiva, partiendo del modelo ideal de una rama hasta el modelo real para fabricación.
En todas las simulaciones se han cumplido los requisitos de adaptación a la entrada y de
caracterı́stica Square-law a la salida del detector.
En el siguiente Capı́tulo se aborda el diseño de un parche diferencial como elemento encargado de proporcionar la radiación al detector de potencia. Mediante la integración de ambos
elementos serı́a posible obtener una señal de corriente continua a la salida del detector proporcional al nivel de potencia recibida por la antena.
Capı́tulo 5
Parche diferencial rectangular
Se propone una antena de tipo parche diferencial rectangular como elemento encargado de
proporcionar la señal de RF a las ramas del detector de potencia Square-law. Se escoge este
tipo de antena en tecnologı́a microstrip dada su facilidad de fabricación e integración con el
detector.
La configuración diferencial permite la utilización de dos ramas detectoras simétricas en el
detector de potencia Square-law, estableciéndose un plano de masa virtual tanto en el circuito
como en la propia antena.
5.1.
Diseño del parche diferencial rectangular
Una antena microstrip alimentada en modo diferencial puede ser considerada como una
red de dos puertos, como se representa en la Fig. 5.1.
Con la referencia del plano de masa, entre el puerto 1 y el puerto 2 se define un voltaje
diferencial mediante los parámetros Z de la red de dos puertos [23].
Vd = V1 − V2 = (Z11 − Z21 )I1 − (Z22 − Z12 )I2
(5.1)
donde V1 y V2 hacen referencia a los voltajes generalizados de la red, e I1 , I2 a la corriente
de los puertos 1 y 2, respectivamente.
55
56
CAPÍTULO 5. PARCHE DIFERENCIAL RECTANGULAR
Figura 5.1: Modelo equivalente de una antena diferencial.
Dado que en una antena alimentada en modo diferencial dichas corrientes sólo difieren en
signo,
I1 = −I2 = I
(5.2)
es posible obtener la impedancia diferencial de la antena dividiendo los voltajes y corrientes
generalizados de la red de dos puertos descrita en la Fig. 5.1.
Zd =
Vd
= Z11 − Z21 + Z22 − Z12
I
(5.3)
Debido a que existe una simetrı́a eléctrica y geométrica en la red, se considera que los
parámetros Z mantienen las relaciones
Z11 = Z22
(5.4)
Z21 = Z12
(5.5)
Sustituyendo (5.4) y (5.5) en (5.3), se obtiene
Zd = 2(Z11 − Z21 ) = 2(Z22 − Z12 ) = Rd + jXd
(5.6)
Cuando se anula la parte compleja de (5.6), aparece la resonancia del modo fundamental
del parche rectangular [23]. Por tanto, se debe minimizar Xd en torno a la frecuencia de RF.
5.1 Diseño del parche diferencial rectangular
57
Para la fabricación del parche diferencial rectangular se seleccionó polipropileno como sustrato, cuya permitividad r oscila entre 2.2 y 2.6. En los modelos de simulación se consideró el
valor medio de este ábaco de valores, r =2.4. El espesor del sustrato utilizado es de h = 3 mm.
Las dimensiones a y b, que indican la extensión del plano de masa de la estructura, se
fijaron aproximadamente al valor de una longitud de onda, λg =
c
√
f r
∼ 126 mm. Se dispone
una metalización rectangular de espesor t=35 µm en el centro de la estructura. Para el plano
de masa se considera también este mismo espesor.
El diámetro del vivo de cada coaxial es de 1.25 mm y la separación entre los puertos es
de c=19.68 mm, valor seleccionado tras haber realizado las simulaciones en el software. Los
valores seleccionados para las dimensiones de la metalizacion del parche rectangular fueron
L = 86 mm y W = 82 mm.
En la Fig. 5.2 se indican todas las dimensiones de la antena propuesta.
Figura 5.2: Parche diferencial rectangular propuesto para proporcionar la señal de RF al detector de potencia Square-law.
La impedancia diferencial Zd puede relacionarse con los parámetros S de la red de dos
puertos mediante la expresión (5.7) (tomada de [24])
Zd = 2Z0
(1 − S11 2 + S21 2 − 2S21 )
(1 − S11 )2 − S21 2
(5.7)
58
CAPÍTULO 5. PARCHE DIFERENCIAL RECTANGULAR
En la Fig. 5.3 se muestra la impedancia de entrada obtenida en simulación con el modelo
del parche diferencial rectangular propuesto.
Figura 5.3: Impedancia de entrada del parche diferencial rectangular obtenida en simulación.
Por otro lado, si se expresa el coeficiente de reflexión a la entrada de la red diferencial
equivalente de un único puerto común, se obtiene
Γin =
Zd − Z0
Zd + Z0
(5.8)
En estructuras que cuentan con un único puerto el objetivo tı́pico de diseño es minimizar
el valor del coeficiente de reflexión a la entrada (5.8). En el caso de una estructura de dos
puertos, también se debe minimizar la cantidad de potencia reflejada al mismo tiempo que
se mantiene un buen nivel de aislamiento entre puertos. Por este motivo, el diseño pasa por
minimizar la diferencia de ambos parámetros,
|S11 − S21 | = 0
(5.9)
Los resultados que se obtuvieron en las simulaciones con este modelo alcanzaron -20dB para
este parámetro en torno a 2.44GHz. En la Fig. 5.4(a) se representa la diferencia en módulo
5.2 Fabricación del parche diferencial rectangular
59
de los parámetros S11 y S21 de la antena diferencial. También se muestra en la Fig. 5.4(b) la
representación en carta de Smith de impedancias del parámetro Γin de la antena.
Los resultados de la Fig. 5.4(a) muestran que la antena presenta alto aislamento entre
puertos al mismo tiempo que existe una banda estrecha de adaptación en la que la mayor
parte de la energı́a no se refleja en los puertos. Esta banda de trabajo es la que se utiliza en el
detector de potencia Square-law, por lo que la antena es capaz de proporcionar eficientemente
la señal de RF a la entrada del detector.
5.2.
Fabricación del parche diferencial rectangular
En la Tabla 5.1 se muestran las caracterı́sticas del sustrato seleccionado para la fabricación
de la antena de tipo parche diferencial rectangular, encargada de proporcionar la señal de RF
al detector de potencia Square-law.
Sustrato elegido
Permitividad eléctrica (r )
Espesor (h)
Polipropileno (PP)
2.2-2.6
3 mm
Tabla 5.1: Definición del sustrato del parche diferencial rectangular para fabricación.
En la Fig. B.2(a) se muestra la vista superior de la antena, con todas las dimensiones
fı́sicas indicadas en mm. En la Fig. B.2(b) se muestra la vista inferior de la misma. Los
cı́rculos concéntricos de la metalización representan la conexión con los terminales de entrada
del circuito del detector de potencia Square-law mediante dos coaxiales que atraviesan el plano
de masa hacia el circuito detector de potencia Square-law.
En la Fig. 5.5 se muestra una imagen frontal del parche diferencial rectangular fabricado.
En la Fig. 5.6 pueden apreciarse los taladros de los puertos que atraviesan la metalización
superior hacia la parte trasera del plano de masa.
60
CAPÍTULO 5. PARCHE DIFERENCIAL RECTANGULAR
(a) Parámetro |S11 − S21 | de la antena diferencial.
(b) Representación del parámetro Γin de la antena diferencial en carta
de Smith de impedancias.
Figura 5.4: Resultados de la antena tipo parche diferencial rectangular obtenidos en simulación.
5.2 Fabricación del parche diferencial rectangular
61
Figura 5.5: Parche diferencial rectangular fabricado.
Figura 5.6: Parche diferencial rectangular fabricado (vista posterior, puertos en el plano de
masa).
62
CAPÍTULO 5. PARCHE DIFERENCIAL RECTANGULAR
5.3.
Conclusiones
En este Capı́tulo se ha propuesto un diseño de parche rectangular diferencial optimizado
para entregar la mayor cantidad de potencia posible al detector en la banda de interés (ISM
2.4GHz). A través del planteamiento teórico de una antena diferencial, se han mostrado las
expresiones que relacionan la impedancia de la antena y el coeficiente de reflexión a la entrada
con los parámetros S que proporciona el simulador. Mediante un procesado de los resultados
de simulación, y haciendo uso de dichas expresiones, es posible alcanzar un valor de adaptación
de -20dB en torno a la frecuencia de diseño.
En el siguiente Capı́tulo se propone el diseño de un circuito alimentador diferencial necesario para simplificar la toma de medidas de los circuitos diferenciales fabricados. Gracias a este
circuito, será posible obtener el coeficiente de reflexión a la entrada de los circuitos fabricados
de una forma más directa (sin necesidad de procesar una mayor cantidad de parámetros S
medidos).
Capı́tulo 6
Circuito alimentador diferencial
Con el objetivo de realizar la medida del detector de potencia formado por dos ramas
simétricas y la medida del parche diferencial rectangular fabricado, se diseñó un circuito alimentador basado en una propuesta existente [25]. Los objetivos de este circuito son
Dividir la potencia del puerto de entrada equitativamente entre los puertos de salida.
Mantener un desfase de 180o entre los puertos de salida (por este motivo, también se
podrı́a denominar a este circuito como hı́brido y ‘desfasador’).
6.1.
Diseño del circuito alimentador diferencial
La impedancia del anillo del circuito alimentador propuesto en [25] sigue la expresión
Zring =
√
2Z0
(6.1)
En la Fig. 6.1 se muestra la definición de impedancias en los puertos de la red y en los
diferentes tramos de lı́nea. Se tomará como impedancia de referencia Z0 = 50Ω en los tres
puertos del circuito, resultando (6.1) en
Zring = 70,71Ω
63
(6.2)
64
CAPÍTULO 6. CIRCUITO ALIMENTADOR DIFERENCIAL
Figura 6.1: Esquema del circuito alimentador diferencial (diseño de [25] modificado).
Omitiendo el puerto de aislamiento de lo que serı́a un esquema tipo rat-race se consigue
simplificar el diseño de la red de alimentación, pero también se produce una disminución de
las prestaciones de la red. Al considerar una red de tres puertos y no de cuatro, la red presenta
pérdidas, indicadas por el parámetro S23 .
No obstante, se consideró que este valor era lo suficientemente bajo como para no producirse acoplos de energı́a importantes entre los puertos del circuito que se fuera a medir. En el
Capı́tulo 7 se comprobará que el circuito alimentador apenas degrada la medida de los dispositivos conectados. También se mostrará que el parámetro S23 toma un valor aproximadamente
constante en toda la banda de diseño.
6.2.
Fabricación del circuito alimentador
En la Tabla 6.1 se muestran las caracterı́sticas del sustrato seleccionado para la fabricación
de la red de alimentación.
6.2 Fabricación del circuito alimentador
Sustrato elegido
Fibra de vidrio (FR4)
65
Permitividad eléctrica (r )
Espesor (h)
4.5
1.5 mm
Tabla 6.1: Definición del sustrato de la red de alimentación diferencial.
En la Fig. 6.2 se muestra una imagen del circuito alimentador diferencial fabricado.
Figura 6.2: Circuito fabricado para realizar la medida de los dispositivos diferenciales.
Los resultados de la red de alimentación obtenidos en simulación se muestran en la Fig. 6.3.
A la vista de los resultados de la Fig. 6.3 puede afirmarse que la red de alimentación
diseñada es capaz de proporcionar división hı́brida a los puertos de salida 2 y 3 (aproximadamente -3.5dB a cada uno) y al mismo tiempo mantener un desfase entre puertos de salida
de 180o . También se observa que el aislamiento entre puertos, indicado por el parámetro S23 ,
no es tan reducido como en una estructura sin pérdidas debido a la omisión del puerto de
aislamiento en esta estructura.
Las dimensiones fı́sicas de la red de alimentación fabricada se muestran en la Fig. B.3.
66
CAPÍTULO 6. CIRCUITO ALIMENTADOR DIFERENCIAL
(a) Módulo de los parámetros S11 , S21 , S31 y S23 del circuito alimentador diferencial.
(b) Fase de los parámetros S21 y S31 del circuito alimentador diferencial.
Figura 6.3: Resultados de la red de alimentación diferencial obtenidos en simulación.
6.3 Conclusiones
6.3.
67
Conclusiones
En este Capı́tulo se ha propuesto un diseño de circuito alimentador diferencial que cumple
los requisitos de división hı́brida y desfase entre puertos de salida de 180o . Los resultados
de simulación indican que el circuito está adaptado en la banda de interés y presenta un
aislamiento de -8dB. Se trata de una modificación de una propuesta existente en la que se
demuestra que si se elimina el puerto de aislamiento de lo que serı́a una estructura tipo ratrace se consigue simplificar el diseño de la red sin degradar demasiado el comportamiento de
la misma.
En el siguiente Capı́tulo se presentan las medidas más significativas de los circuitos fabricados (circuito alimentador, parche diferencial y detector de potencia diferencial), ası́ como se
procede a validar las medidas con los resultados de simulación.
68
CAPÍTULO 6. CIRCUITO ALIMENTADOR DIFERENCIAL
Capı́tulo 7
Medidas y validación de resultados
En este Capı́tulo se presentan las medidas experimentales que se realizaron de los circuitos fabricados, ası́ como se procede a discutir la validez de los circuitos mediante diferentes
comparativas con los resultados obtenidos en simulación.
7.1.
Medidas del circuito alimentador diferencial
En primer lugar se realizaron las medidas del circuito alimentador diferencial aislado ya
que su correcto funcionamiento era de gran importancia para poder realizar las medidas de
los circuitos diferenciales (antena y detector).
Debido a que todos los circuitos se diseñan para trabajar en la misma banda (2.45GHz),
el circuito alimentador puede utilizarse indistintamente conectado a cualquiera de ellos para
medir estos dispositivos con un único puerto de entrada.
Parámetros S de la red de alimentación fabricada
En la Fig. 7.1 se muestran las medidas de la red de alimentación diferencial fabricada.
Se observa que, en cuanto a la magnitud de los parámetros S, las medidas se correspondieron
con las presentadas en la Sección 6.2. En la Fig. 7.2 se validan las medidas con los resultados
obtenidos en la simulación de la red de alimentación.
69
70
CAPÍTULO 7. MEDIDAS Y VALIDACIÓN DE RESULTADOS
Figura 7.1: Medida de parámetros S del circuito desfasador.
Figura 7.2: Validación de parámetros S de la red de alimentación (se muestra la comparativa
entre las medidas y los resultados de simulación de la Fig. 7.1 en la banda 2-3GHz).
7.1 Medidas del circuito alimentador diferencial
71
A la vista de la validación de la Fig. 7.2 puede afirmarse que el circuito desfasador fabricado
divide equitativamente la potencia del puerto de entrada entre los puertos de salida (aproximadamente -4 dB a cada puerto, 0.5dB más bajo que en simulación). También se observa que
el valor del parámetro de aislamiento S23 es algo elevado, como consecuencia de la omisión del
puerto de aislamiento en la estructura.
Sin embargo, puede afirmarse que omitiendo el puerto de aislamiento se consigue simplificar
el diseño, sin degradar en gran medida las prestaciones de la red. Al considerar una red de
tres puertos y no de cuatro, la red presenta pérdidas, indicadas por el parámetro S23 . Este
parámetro se mantiene en torno a -8dB en toda la banda de diseño (suficientemente bajas
como para considerar la simplificación de diseño válida).
Ancho de banda de la red de alimentación fabricada
Tomando una desviación máxima de ±5o en la diferencia de fase de los parámetros S21 y
S31 de la red como criterio de ancho de banda, se obtiene que el ancho de banda de la red
de alimentación fabricada es de prácticamente 1.4GHz (de 1.9GHz a 3.3GHz), cubriendo la
banda de diseño ISM 2.4GHz. En la Fig. 7.3 se muestran las fases de los puertos de salida de
la red de alimentación y la diferencia entre ambas en valor absoluto.
Figura 7.3: Fase de los parámetros S21 y S31 de la red de alimentación y diferencia de ambas.
72
CAPÍTULO 7. MEDIDAS Y VALIDACIÓN DE RESULTADOS
Por tanto, a la vista de los resultados de la Fig. 7.3, puede afirmarse que el circuito ali-
mentador fabricado opera como desfasador entre 1.9GHz y 3.3GHz, manteniendo los puertos
de salida un desfase aproximado de 180o en todo este rango de frecuencias.
7.2.
Medidas del parche diferencial rectangular
Parámetros S del parche diferencial rectangular
En la Fig. 7.4 se muestra el parámetro Γin medido a la entrada de la red de alimentación
(conectada al parche diferencial rectangular).
Figura 7.4: Medida de la respuesta del parche diferencial rectangular con circuito alimentador
conectado.
A la vista del valor de |Γin |, y validando el resultado con la Fig. 5.4(a), puede afirmarse
que la red de alimentación no influye en la posición del mı́nimo de |Γin | ya que en la medida
de la Fig. 7.4 la banda de adaptación apenas se desplaza respecto a la Fig. 5.4(a).
7.2 Medidas del parche diferencial rectangular
73
Medida de la ganancia del parche diferencial rectangular
Con el objetivo de obtener la ganancia del parche diferencial rectangular fabricado, se
realizó una medida en radiación en cámara anecoica. En la Fig. 7.5 se muestra la conexión de
la red de alimentación con el parche diferencial rectangular.
(a) Parte trasera del parche (puertos del
(b) Parte frontal del parche.
desfasador conectados a los puertos de la
antena).
Figura 7.5: Conexión del circuito alimentador para la medida en radiación del parche diferencial
rectangular.
Para medir la ganancia del parche diferencial rectangular se siguió el siguiente procedimiento. Se realizó una primera medida con el analizador de redes para conocer el factor que
tiene en cuenta las pérdidas de los conectores y la ganancia del amplificador de bajo ruido.
Para ello, se unieron los extremos de los cables (indicados con A, B). De este modo, se estaba
0
00
midiendo el valor del factor Ga Lc Lc para cada frecuencia de la banda.
En una medida posterior se incluyeron las conexiones con las antenas (extremo del cable A
conectado al puerto de entrada de la red de alimentación y extremo B conectado a la sonda)
para obtener una medida de la potencia transmitida entre el puerto 1 y 2 en un entorno de
transmisión en espacio libre (teniendo en cuenta la influencia del factor anteriormente en esta
nueva medida).
S12 =
b1
a2
(7.1)
74
CAPÍTULO 7. MEDIDAS Y VALIDACIÓN DE RESULTADOS
Figura 7.6: Medida de la ganancia del parche diferencial rectangular.
Haciendo uso de la ecuación de Friis (7.2), y conociendo los siguientes datos:
Distancia existente entre la sonda y el parche, D
Ganancia de la sonda (a 2.4GHz), Gs
0
00
Pérdidas de los conectores (consideradas aproximadamente iguales, Lc = Lc )
Ganancia del amplificador de bajo ruido, Ga (conectado para obtener una medida amplificada)
puede obtenerse la ganancia del parche, Gp , a la frecuencia de diseño. En la expresión (7.3)
se muestra la relación entre el parámetro S12 , que corresponde a la medida de potencia transmitida entre la sonda y el parche en el interior de la cámara anecoica, y la ecuación de Friis (7.2).
P r = P t Gs Gp
λ
4πD
2
0
Ga Lc Lc
00
2
P1
Pr
λ
0
00
|S12 | =
=
= Gs Gp
Ga Lc Lc
P2
Pt
4πD
2
(7.2)
(7.3)
7.2 Medidas del parche diferencial rectangular
75
Se tuvieron en cuenta tanto la ganancia del amplificador de bajo ruido utilizado como las
pérdidas de los cables y conectores indicados en la Fig. 7.6.
En la Tabla 7.1 se muestra el valor de cada uno de los factores de la ecuación (7.4) que
permiten hallar la ganancia del parche, Gp .
Factor
|S12 | =
b1
a2
Valor
Cálculo en unidades naturales
-15.3 dB
10−15,3/20 = 0,1718
5.9 dB
105,9/10 = 3,8904
19.86 dB
1019,86/10 = 96,8278
-50.22 dB
10−50,22/10 = 9,5037 10−6
Gs
0
Ga Lc Lc
2
λ
4πD
00
Tabla 7.1: Medidas que influyen en el cálculo de la ganancia del parche diferencial rectangular.
Es preciso notar que en la medida de parámetros S en transmisión se están midiendo
amplitudes, por lo que para los cálculos de potencia se debe utilizar:
|S12 |2 =
Gp =
1
Pr 1
Pt Gs Ga Lc 0 Lc 00
Pr
= 10−15,3/10 = 0,0295
Pt
1
2
λ
4πD
= −15,3 − 5,9 − 19,86 + 50,22 = 9,22dB
(7.4)
Este valor coincide aproximadamente con el valor de ganancia obtenido en simulación
mediante el software CST Microwave Studio, Gp sim = 9.366 dB.
En la Fig. 7.7 se muestra la configuración de la medida en cámara anecoica (parche diferencial rectangular alimentado por el circuito desfasador y sonda en el extremo opuesto para
medir la radiación del parche).
76
CAPÍTULO 7. MEDIDAS Y VALIDACIÓN DE RESULTADOS
(a) Parche diferencial rectangular.
(b) Sonda.
Figura 7.7: Configuración utilizada para la medida en radiación del parche diferencial en cámara anecoica.
7.3 Medidas del circuito detector de potencia Square-law
7.3.
77
Medidas del circuito detector de potencia Square-law
En la Fig. 7.8 se muestra una imagen del circuito alimentador diferencial conectado al
detector de potencia Square-law fabricado.
Figura 7.8: Conexión del circuito alimentador con el detector de potencia de dos ramas simétricas fabricado para la obtención de medidas experimentales.
Parámetros S del detector de potencia
La validación de la respuesta del detector se muestra en la Fig. 7.9.
Se aprecia un ligero desplazamiento de la banda de adaptación hacia 2.3GHz. Dicho desplazamiento puede deberse a efectos reales de fabricación, como, por ejemplo, una ligera variación
en la permitividad del sustrato.
Corriente a la salida del detector en función de la potencia de entrada
Finalmente, para obtener una medida de la corriente a la salida del detector en función
de la potencia de entrada, se conectó la entrada del circuito alimentador a un generador de
señales y el puerto de salida del detector a un osciloscopio. Se elige una señal modulada en
amplitud (AM) con el objetivo de rectificar la señal a la frecuencia de trabajo.
78
CAPÍTULO 7. MEDIDAS Y VALIDACIÓN DE RESULTADOS
Figura 7.9: Validación de la respuesta del circuito detector de potencia con el circuito alimentador conectado.
Debido a que el ancho de banda del osciloscopio utilizado era de 60MHz, se optó por elegir
una frecuencia suficientemente baja para la señal envolvente de la modulación AM, cuyas
caracterı́sticas se describen en la Tabla 7.2.
fenvolvente
400Hz
fportadora
2.3GHz
Potencia
0dBm-15dBm
Tabla 7.2: Caracterı́sticas de la señal AM generada como señal de entrada al detector.
El circuito detector mostrarı́a a la salida una señal rectificada proporcional a la señal de
entrada. La frecuencia de la señal de salida se corresponderı́a con la frecuencia de la señal
envolvente (400Hz).
Para la visualización de la señal en el osciloscopio se tuvo en cuenta la impedancia de
entrada del mismo (1MΩ) para la conversión del nivel de voltaje medido en un valor de
corriente. La impedancia del puerto de salida del circuito detector es de 50Ω, por lo que, en
comparación con la alta impedancia de entrada del osciloscopio, se puede aproximar el paralelo
7.3 Medidas del circuito detector de potencia Square-law
79
de ambas impedancias por la inferior, 50Ω, para realizar la conversión a corriente.
La curva experimental que representa corriente a la salida frente a potencia de entrada
obtenida tras las medidas del detector se muestra en la Fig. 7.10.
Figura 7.10: Medida de la corriente de la señal rectificada a la salida del detector frente a
potencia de la señal AM de entrada.
Los datos experimentales recogidos en las medidas se muestran en la Tabla 7.3.
Como resultado de la rectificación de la señal de entrada, la señal de salida mantiene una
caracterı́stica Square-law con la potencia de entrada al detector. Por tanto, se demuestra el
funcionamiento del detector en la banda de diseño.
80
CAPÍTULO 7. MEDIDAS Y VALIDACIÓN DE RESULTADOS
Id =
Vpp
50 (uA)
Potencia de entrada (dBm)
Vpp señal rectificada (mV)
0
1.28
25.6
4
1.68
33.6
6
2.08
41.6
8
2.88
57.6
10
3.6
72
12
5.6
112
14
9.36
187.2
15
12.7
254
Tabla 7.3: Medidas experimentales del detector de potencia Square-law fabricado.
7.4.
Conclusiones
En este Capı́tulo se han presentado las medidas más significativas de los circuitos fabricados
y se ha procedido a realizar las diferentes comparativas con los resultados de simulación para
validar todos los diseños. En el caso del circuito alimentador, se alcanzaron resultados muy
similares a los obtenidos en simulación. Con este circuito se consigue división hı́brida y desfase
entre puertos de salida de 180o en la banda de interés.
Mediante la conexión de dicho circuito con el parche diferencial, se obtuvo un coeficiente
de reflexión a la entrada del parche diferencial de -24dB. Además, se realizó una medida en
radiación en cámara anecoica para obtener la ganancia del parche diferencial. Tras procesar la
medida, se obtuvo una ganancia del parche diferencial de 9.22dB.
En cuanto al detector de potencia, se obtuvo una adaptación de -15dB en una frecuencia ligeramente inferior a la banda de diseño. Esta diferencia se asocia con los efectos reales
que pueden tener lugar en el funcionamiento del circuito detector y que en simulación no se
consideran. Por último, se obtuvo una curva que relaciona la corriente de salida del detector
frente a la potencia de la señal de entrada. Se escogió una señal modulada en amplitud de baja
frecuencia para comprobar el funcionamiento cuadrático del detector. Los datos experimentales recogidos en las medidas muestran que el detector de potencia sigue el comportamiento
esperado.
Capı́tulo 8
Conclusiones
Una vez se han presentado los resultados de la antena receptora y del circuito detector de
potencia Square-law, se procede a extraer las principales conclusiones del proyecto.
Se ha demostrado el funcionamiento del detector de potencia Square-law a baja frecuencia (2.45GHz). Las razones por las que se escoge esta banda atañen a las capacidades
de fabricación y a las limitaciones de los instrumentos de medida. No obstante, en el
desarrollo teórico del detector de potencia se exponen los desafı́os presentes actualmente
para la fabricación de detectores de potencia a frecuencias de THz.
Se ha validado una posible antena receptora de energı́a para la integración con el detector.
Mediante la disposición en array de una gran cantidad de parejas antena-detector se
pueden realizar cámaras para aplicaciones de Imaging a frecuencias de THz.
La posibilidad de establecer una relación proporcional entre el nivel de corriente de la señal
rectificada y el valor de potencia incidente permite que en los dispositivos de Imaging exista
una correspondencia directa entre el nivel digital (si se utiliza un conversor A/D en la salida
del detector) y la potencia de la señal incidente, proporcionando la capacidad de inferir el valor
de la potencia para cada pixel digital en la imagen.
81
82
CAPÍTULO 8. CONCLUSIONES
ANEXOS
83
ANEXO A
CAPTURAS DE MODELOS DE
SIMULACIÓN
Figura A.1: Diseño del diplexor empleado en el modelo del mezclador resistivo.
85
86
ANEXO A. CAPTURAS DE MODELOS DE SIMULACIÓN
(a) Filtro IF del diplexor.
(b) Filtro RF del diplexor.
Figura A.2: Filtros IF-RF del diplexor empleado en el modelo del mezclador resistivo.
87
Figura A.3: Circuito utilizado en simulación para la obtención de las curvas I/V del transistor
ATF-34143.
88
ANEXO A. CAPTURAS DE MODELOS DE SIMULACIÓN
Figura A.4: Modelo no lineal del transistor ATF-34143.
89
Figura A.5: Parámetros del elemento STATZ empleado para simular el modelo no lineal del
transistor ATF-34143.
90
ANEXO A. CAPTURAS DE MODELOS DE SIMULACIÓN
ANEXO B
LAYOUT DE LOS CIRCUITOS
DISEÑADOS
91
92
ANEXO B. LAYOUT DE LOS CIRCUITOS DISEÑADOS
Figura B.1: Layout del modelo de fabricación del detector de potencia Square-law con dos
ramas simétricas.
93
(a) Vista superior del layout con las cotas de la antena.
(b) Vista inferior del layout con las cotas de la antena.
Figura B.2: Layout de la antena de tipo parche diferencial rectangular.
94
ANEXO B. LAYOUT DE LOS CIRCUITOS DISEÑADOS
Figura B.3: Layout acotado del modelo de fabricación de la red de alimentación.
Bibliografı́a
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Terahertz CMOS Integrated Circuits,” Solid-State Circuits, IEEE Journal of, vol.45, no.8,
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