CCII+ Based on QFGMOS for Implementing Chua´s Chaotic Oscillator

IEEE LATIN AMERICA TRANSACTIONS, VOL. 13, NO. 9, SEPTEMBER 2015
2865
CCII+ Based on QFGMOS for Implementing
Chua´s Chaotic Oscillator
J. C. Núñez, Member, IEEE, E. Tlelo, Senior Member, IEEE, C. Ramírez and J. M. Jiménez
Abstract— A new design of a positive-type second-generation
current conveyor (CCII+) based on quasi-floating gate MOSFETs
(QFGMOS) is introduced. The proposed CCII+ is compared with
others showing bandwidth advantages, e.g. it reaches 257MHz
and 523MHz for the voltage tracking (between ports Y to X) and
current tracking (between ports X to Z), respectively, while the
parasitic resistance at port X is as low as RX=5.1794Ω. This new
CCII+ is used to implement Chua's diode that is modeled by a
piecewise-linear (PWL) function consisting of two negative slopes
and two break points. That way, Chua's chaotic oscillator is
designed using standard CMOS technology of 0.5µm. SPICE
simulation results are provided to show the suitability of the
proposed CCII+ based on QFGMOS for generating chaotic
phenomena through implementing Chua's circuit.
Keywords— CCII+, QFGMOS, Chua´s chaotic oscillator.
I. INTRODUCCION
E
N electrónica, las aplicaciones que requieren diseños a bajo
voltaje se pueden realizar usando el MOSFET de
compuerta flotante (FGMOS). El FGMOS ha sido estudiado
desde hace cinco décadas [1], donde fue probado en
dispositivos de memoria explotando sus características de
compuerta flotante para atrapar cargas. Hoy en día, el FGMOS
encuentra aplicaciones en el diseño de circuitos integrados de
bajo voltaje, tales como: amplificadores operacionales de
transconductancia (OTAs) [2], transportadores de corriente
(CCs) [3], generadores de funciones Gaussianas programables
[4], etc. Fue hace una década que el FGMOS tuvo su mayor
atención, y en ese momento algunos trabajos presentaron
aplicaciones a muy bajo voltaje con un nuevo dispositivo en el
cual la compuerta de un transistor MOS esta quasi-flotada. Este
nuevo dispositivo se llamó QFGMOS [5]-[6], cuya compuerta
se polariza en corriente directa con un resistor de valor grande,
para minimizar el problema de compuerta flotante del FGMOS.
En este artículo se muestra la utilidad del QFGMOS para
diseñar el CC positivo de segunda generación (CCII+) [7], el
cual será usado para implementar el oscilador caótico de Chua.
El CCII+ se ha diseñado con MOSFETs usando las técnicas
tradicionales como en [8]. Un diseño del CCII+ basado en el
FGMOS fue introducido en [9], y [10] introduce un diseño
basado en el seguidor de voltaje volteado (flipped voltage
follower, FVF) alcanzando 100MHz usando tecnología CMOS
de circuitos integrados (CIs) de 0.5μm. En este artículo usamos
0.5μm para introducir un nuevo diseño para el CCII+ basado
Este trabajo es parcialmente apoyado por el CONACyT, México a través
del proyecto 237991-Y.
J. C. Núñez, PN-CITEDI, Tijuana BC, México, nunez@citedi.mx
en el QFGMOS, el cual alcanza 257MHz y 523MHz para el
seguimiento de voltaje (entre los puertos Y-X) y seguimiento
de corriente (entre los puertos X-Z), respectivamente. La
resistencia parásita en el puerto X es RX=5.1794Ω. Para
demostrar la utilidad del nuevo CCII+, éste se usa para
implementar el oscilador caótico de Chua [11], el cual consiste
de cinco elementos: un inductor, dos capacitores, un resistor
lineal y un resistor no-lineal conocido como diodo de Chua,
cuya característica voltaje-corriente se puede aproximar por
una función lineal por tramos (PWL). Su primer realización con
CIs se introdujo en [12], usando dos resistores externos, y en
[13] donde el diodo de Chua fue diseñado con un arreglo de
OTAs y espejos de corriente.
Fue hace una década, cuando se diseño un generador de caos
usando el FGMOS [14]. Recientemente, el FGMOS se usó para
diseñar un oscilador caótico con tecnología de circuitos
integrados de 0.5μm [15], donde se observó de forma
experimental la generación de 3- y 5-enrollamientos. Sin
embargo, tales diseños que usan el FGMOS sufren del
problema de carga atrapada en la compuerta flotante.
Afortunadamente, el uso del QFGMOS puede mitigar tal
problema. Es por ello que presentamos un nuevo diseño del
CCII+ basado en el QFGMOS.
La sección II describe las bases del QFGMOS. La sección
III introduce el nuevo diseño del CCII+ usando el QFGMOS.
La sección IV describe el circuito de Chua, y presenta
resultados de simulación usando el nuevo CCII+. Finalmente,
las conclusiones se resumen en la sección V.
II. EL QFGMOS
El FGMOS tiene una estructura similar al MOSFET
convencional, la principal diferencia es su compuerta aislada
eléctricamente, creando un nodo flotante en corriente directa
(CD). En 2002 se introduce un nuevo dispositivo activo para
mitigar los problemas del FGMOS tales como: área grande para
el capacitor de polarización lo cual reduce su transconductancia
efectiva y su producto ganancia ancho de banda. El nuevo
dispositivo se llamó QFGMOS, cuya compuerta se polariza con
un resistor de valor muy grande (Rbias), dejando al nodo quasiflotado en CD [16]. La Fig. 1 muestra el esquemático del
QFGMOS, cuyas múltiples entradas (CGi) son útiles para
implementar divisores de voltaje capacitivos.
Las características del QFGMOS se explotan aquí para
diseñar un nuevo CCII+. La referencia [7] muestra un CCII+
con anchos de banda de 181MHz y 191MHz para el
C. Ramírez, PN-CITEDI, Tijuana BC, México, nunez@citedi.mx
J. M. Jiménez, IPN-CITEDI, Tijuana BC, México, nunez@citedi.mx
E. Tlelo, INAOE, México, etlelo@inaoep.mx
2866
IEEE LATIN AMERICA TRANSACTIONS, VOL. 13, NO. 9, SEPTEMBER 2015
seguimiento de voltaje y corriente, respectivamente. Nuestro
diseño propuesto casi dobla y triplica estos valores.
El voltaje en la compuerta quasi-flotada se describe por (1),
que incluye los capacitores parásitos CFGD, CFGS y CFGB, y los
de entrada CGi. La resistencia de polarización es Rbias y la
capacitancia total está dada por (2). La frecuencia de corte se
aproxima por (3), con un comportamiento paso alto.
Este artículo usa los parámetros del QFGMOS mostrados en
la Tabla I, para el modelo T22Y_TT de la tecnología de
circuitos integrados Onsemi Ami_C5N.
Figura 2. Esquemático del CCII+.
De (4), se puede intuir que el CCII+ consiste de la
interconexión de un seguidor de voltaje con un espejo de
corriente, que idealmente tienen ganancia unitaria [8]. La Fig.
3 muestra un seguidor de voltaje volteado (FVF) basado en el
QFGMOS, cuya ganancia de voltaje se describe por (5), donde
Cin puede despreciarse debido a la respuesta paso alto del
QFGMOS. El resistor de polarización Rbias se implementa con
un MOSFET conectado tipo diodo (a Vbias). Hay un offset que
se genera por Ibias=RbiasVth, el cual debe agregarse. De esta
manera, usando tecnología de 0.5μm, el voltaje de salida se
aproxima por (6).
v
=
Figura 1. Esquemático del QFGMOS con el resistor de polarización (Rbias).
=
+
1+
v
+
(1)
+
C =
C +C
f
=
+C
+C
1
2πR
C
g
1+ g
r v
+g
r
+ i
R
+
(5)
−v
= 0.93v + 1.2845
(6)
El FVF se diseñó con: VDD=5V, Vbias=2.569V, Ib=100μA,
W=24μm y L=1.2μm para los MOSFET N, W=27.75μm y
L=1.2μm para los P, y una señal sinusoidal de 0.5V@10kHz.
La ganancia calculada fue de 0.803, con un offset=1.225V.
(2)
(3)
TABLA I. PARÁMETROS DEL QFGMOS DE LA TECNOLOGÍA ONSEMI
AMI_C5N.
Parámetro
N-type
P-type
Ancho de canal W
1.5µm
1.5µm
Largo de canal L
0.6µm
0.6µm
CGB0
1nF
1nF
CGD0
200pF
290pF
CGS0
200pF
290pF
10pF
10pF
Cin
Rleak
~1GΩ
~1GΩ
III. EL CCII+ BASADO EN QFGMOS
Sedra y Smith presentaron el CCII en 1970 [17]. Un CCII+
basado en el QFGMOS usando tecnología de 0.5μm se presentó
en [18]. En ambos casos, el CCII+ se diseño para alcanzar las
características ideales descritas en (4), donde no hay flujo de
corriente en el puerto Y (iy=0), un seguidor de voltaje está entre
los puertos Y a X (vx=vy), y un espejo de corriente está entre X
y Z (iz=ix). El esquemático del CCII+ se muestra en la Fig. 2.
i
0 0 0 v
v = 1 0 0 i
(4)
i
0 ±1 0 v
Figura 3. Seguidor de voltaje volteado (flipped voltage follower (FVF))
basado en QFGMOS.
El FVF se interconecta con un espejo de corriente para
diseñar el CCII+, como se muestra en la Fig. 4. Las Fuentes de
polarización ideales Ib se re-acomodan usando espejos simples
para proveer la terminal de salida en corriente Z. La
característica de voltaje nuevamente se describe por (5) y (6),
y la salida en corriente por (7).
La Fig. 5 muestra un CCII+ mejorado basado en el
QFGMOS y usando un par diferencial en la etapa de entrada,
el cual se describe agregando Cin y M12 en el puerto Y. La
corriente de polarización se espejea en M5 a M6, M7 y M10.
Dimensionando los transistores como en la Tabla II, con
Wpp=50μm, Wnn=25μm, y Lnn=1.2μm, entonces el ancho de
banda simulado para el seguidor de voltaje es 119.24MHz, y
777.93MHz para el de corriente.
NÚÑEZ et al.: CCII+ BASED ON QFGMOS FOR IMPLEMENTING
=
−
=
0.93
2867
+ 1.2845
(7)
cercana a IBIAS sin sacrificar ancho de banda. Las dimensiones
están en la Tabla IV, donde Wpp=65μm, Lpp=Lnn=1.2μm y
Wnn=30μm. Los resultados de simulación de SPICE
calcularon 125.5MHz para el seguidor de voltaje, y
462.57MHz para el de corriente.
Figura 4.
CCII+ basado en el FVF mostrado en la Fig. 3.
Figura 6. CCII+ con salida clase AB.
TABLA III. DIMENSIONES DEL CCII+ MOSTRADO EN LA FIG. 6.
M1
W='Wpp'
L='Lpp'
M2
W='Wpp'
L='Lpp'
M3
W='Wnn'
L='Lnn'
M4
W='Wnn'
L='Lnn'
M7
W='Wpp'
L='Lpp'
M8
W='Wnn'
L='Lnn'
M9
W='Wpp'
L='Lpp'
M10
W='Wnn'
L='Lnn'
Fig.
5. CCII+ basado en par diferencial.
TABLA II. DIMENSIONES DEL CCII+ MOSTRADO EN LA FIG. 5.
M1
W='Wpp'
L='Lnn'
M2
W='Wnn'
L='Lnn'
M3
W='Wnn'
L='Lnn'
M4
W='Wpp'
L='Lnn'
M5
W=50.487u
L='Lnn'
M6
W='Wnn'
L='Lnn'
M7
W=24.5984u
L='Lnn'
M8
W=23.5859u
L='Lnn'
M9
W=24.5988u
L='Lnn'
M10
W=25u
L='Lnn'
M11
W=50u
L='Lnn'
M12
W=2.4u
L=1.2u
La Fig. 6 muestra un diseño compacto con salida clase AB,
donde M8 proveé el voltaje de salida en el puerto X, así como
también M8 y M10 forman el espejo de corriente para copiar la
corriente de X a Z. En este diseño, Vbat es un voltaje de
polarización. Dimensionando los transistores como en la Tabla
III, conWpp=60μm, Lpp=2.4μm, Wnn=30μm, y Lnn=1.2μm,
los anchos de banda simulados son de 62.892MHz para el
seguimiento de voltaje, y 291.05MHz para el de corriente.
El CCII+ de la Fig. 6 esta mejorado en la Fig. 7, donde Vbat
se realiza con el QFGMOS M7, Rlarge y Cbat. Entonces Vbat es
generado entre las compuertas de M7 y M8 que cargan Cbat.
Los anchos de M8 y M10 se diseñan para proveer una corriente
Figura 7. CCII+ con salida clase AB usando el QFGMOS.
TABLA IV. DIMENSIONES DEL CCII+ MOSTRADO EN LA FIG. 7.
M1
W='Wpp'
L='Lpp'
M2
W='Wpp'
L='Lpp'
M3
W='Wnn'
L='Lnn'
M4
W='Wnn'
L='Lnn'
M5
W='Wpp'
L='Lpp'
M6
W='.993*Wpp'
L='Lpp'
Rlarge
100MEG
Cbat
10p
M7
W='.94*Wpp'
L='Lpp'
M8
W='Wnn'
L='Lnn'
M9
W='.94*Wpp'
L='Lpp'
M10
W='Wnn'
L='Lnn'
Los diseños presentados del CCII+, no alcanzan los niveles
2868
de alimentación, lo cual aumenta el rango dinámico. Es por ello
que la Fig. 8 muestra un nuevo CCII+ que mejora el rango
dinámico usando dos pares diferenciales complementarios.
Esto permite un mejor seguimiento de voltaje si existe un buen
matching entre M17 y M18. Las dimensiones de la Tabla V,
con Wpp=109μm, Lpp=Lnn=1.2μm y Wnn=50μm, genera
resultados de SPICE usando 0.5μm con un ancho de banda de
256.97MHz para el seguidor de voltaje, y 523.09MHz para el
de corriente, con offsets de -4.4204µV y -87.242pA. Se puede
apreciar que este nuevo diseño de CCII+ usando el QFGMOS,
mejora los anchos de banda de los CCII+s descritos
previamente. La Tabla VI muestra los parámetros que
comparan al nuevo CCII+ con tres existentes. El de [19] usa un
par diferencial con salida clase AB basado en QFGMOS, [20]
también usa un par diferencial, y [10] usa el FVF.
Figura 8. CCII+ que mejora el rango dinámico con salida clase AB.
TABLA V. DIMENSIONES DEL CCII+ MOSTRADO EN LA FIG. 8.
M1
W='3*Wpp'
L='Lpp'
M2
W='3*Wpp'
L='Lpp'
M3
W='Wnn'
L='Lnn'
M4
W='Wnn'
L='Lnn'
M5
W='Wpp'
L='Lpp'
M6
W='.993*Wpp'
L='Lpp'
Mq
W=2.4u
L=1.2u
Cbat
10p
M7
W='Wpp'
L='Lpp'
M8
W='Wnn'
L='Lnn'
M9
W='Wpp'
L='Lpp'
M10
W='Wnn'
L='Lnn'
M11
W='3*Wnn'
L='Lnn'
M12
W='3*Wnn'
L='Lnn'
M13
W='Wpp'
L='Lpp'
M14
W='Wpp'
L='Lpp'
M15
W='Wnn'
L='Lnn'
M16
W='.985*Wnn'
L='Lnn'
M17
W='.86*Wpp'
L='Lpp'
M18
W='.86*Wpp'
L='Lpp'
TABLA VI. CCII+ PROPUESTO Y SU COMPARACIÓN CON TRES EXISTENTES.
Propuesto
[19]
[20]
[10]
Ganancia
-1
1.1
0.99
corriente
Ganancia
-1
0.8
0.99
voltaje
fX-Z_3Db (MHz)
11
26
100
523
-26
100
257
FY-X_3Db (MHz)
ZX (Ω)
-15
14K
5.1794
-2.34G
7M
1x1020
ZY (Ω)
ZZ (Ω)
-6.24M
15M
50.6679K
IEEE LATIN AMERICA TRANSACTIONS, VOL. 13, NO. 9, SEPTEMBER 2015
IV. CIRCUITO DE CHUA BASADO EN EL CCII+
PROPUESTO
Los circuitos caóticos encuentran aplicaciones en sistemas
electrónicos como los descritos en [21]-[24]. Sin embargo, muy
pocas aplicaciones se diseñan con tecnología de circuitos
integrados, como se menciona en [15]. Es por ello que este
artículo presenta la realización del oscilador caótico de Chua
usando el CCII+ propuesto y basado en el QFGMOS.
El circuito de Chua se describe por (8). Tiene tres variables
de estado x, y, z, una función no-lineal g(x), y dos coeficientes
α y β [11]. La función no-lineal se describe por (9), donde m0 y
m1 son pendientes negativas como se muestra en la Fig. 9a. El
parámetro E denota el punto de quiebre donde m0 y m1 se
encuentran.
x=α y−x−g x (8)
y = x − y + z
z = −βy
1
(9)
g x = m x + m − m |x + E| − |x − E|
2
(a)
Figura 9.Aproximación lineal a tramos (PWL) para g(x).
(b)
La función PWL que aproxima a g(x) se diseña usando el
CCII+ propuesto basado en el QFGMOS. La Fig. 10 muestra el
circuito de Chua que consiste de dos capacitores, un inductor,
un resistor lineal, y el diodo de Chua (g(x)). Aplicando teoría
de circuitos se formula (10), donde la función PWL de g(x) se
describe por (11), y la Fig. 9a se actualiza a la Fig. 9b.
Figura 10. Circuito de Chua.
dV
=G V −V −g V
dt
dV
=G V −V +i
C
dt
di
L
= −V
(10)
dt
1
(11)
V +E − V −E
g V = G V + G −G
2
Como se puede apreciar, los coeficientes de (8), y las
pendientes de (9), corresponden a,
C
R C
(12)
α= ,
β=
, m = RG , m = RG
C
L
El CCII+ propuesto aproxima al diodo de Chua como se
muestra en la Fig. 11. Los CCII+s se saturan a niveles
diferentes para aproximara g(x). En este caso, los valores de
C
NÚÑEZ et al.: CCII+ BASED ON QFGMOS FOR IMPLEMENTING
2869
polarización de CCII+1 y CCII+2, y los elementos pasivos, se
muestran en la Tabla VII. Estableciendo α=10 y β=100/7 en
(8): m0=-8/7, m1=5/7, y E=1 en (9), el circuito de Chua genera
el atractor de doble enrollamiento como se muestra en la Fig.
12a, y g(x) en la Fig. 12b.
Figura 14. Atractor de doble enrollamiento entre las variables de estado iL vs.
Vc2 simulado en SPICE con tecnología de Onsemi Ami_C5N.
Figura 11. Oscilador caótico de Chua basado en el CCII+ propuesto.
TABLA VII. VALORES PARA SIMULAR EL CIRCUITO DE CHUA
USANDO EL CCII+.
Los resultados de SPICE usando CCII+s ideales generan el
atractor mostrado en la Fig. 12a. La respuesta del diodo de
Parámetro
VDD /VSS
R1
R2
C1
C2
R
L
CCII+1
+/-2.5
89.331kΩ
--
Finalmente, la Fig. 15 muestra el layout del CCII+ propuesto
de la Fig. 8. Se puede apreciar el QFGMOS M7, su capacitor
Cbat y Mq que realiza el resistor de polarización (Rlarge en la
Fig. 8).
CCII+2
+/-1.0
-148.88kΩ
10pF
100pF
63.808kΩ
28.5mH
Chua se muestra en la Fig. 12b.
CCII
Simulacion del Oscilador de Chua con CCII+ ideales
40u
300m
200m
20u
-0
I(VD) (A)
V(C1) (V)
100m
V(C1)
0
-100m
-20u
-200m
I(VD)
-300m
-7.5u
-5.0u
-2.5u
-0.0u
2.5u
5.0u
7.5u
-40u
-3
-2
-1
0
1
2
(a)
(b)
Figura 12. Doble enrollamiento y aproximación PWL para g(x) generados por
la Fig. 11 usando CCII+s.
I(L) (A)
Figura 15. Layout del CCII+ propuesto mostrado en la Fig. 8.
3
V(D) (V)
Usando el CCII+ propuesto con tecnología de 0.5μm, se
obtienen las respuestas mostradas en la Fig. 13, para las
variables de estado: Vc1, Vc2, iL. La Fig. 14 muestra el atractor
de doble enrollamiento.
Figura 13. Respuestas de las variables de estado usando tecnología de 0.5μm.
V. CONCLUSIÓN
Se describieron algunos diseños del CCII+ basados en el
QFGMOS. Se propuso un nuevo diseño del CCII+ basado en
pares diferenciales complementarios y salida clase AB, basado
en el QFGMOS, para el cual los resultados de SPICE usando
tecnología de circuitos integrados de 0.5μm calcularon un
ancho de banda de 256.97MHz para el seguimiento de voltaje
y 523.09MHz para el de corriente. La Tabla VI resalta estas
ventajas del CCII+ propuesto, comparándolo con tres diseños
existentes. El CCII+ propuesto se usó para implementar el
diodo de Chua. Finalmente, la respuesta del oscilador caótico
de Chua usando SPICE con tecnología de 0.5μm de Onsemi
Ami_C5N, reproduce en buena medida el comportamiento
ideal. De esta manera, concluimos que el CCII+ propuesto y
basado en el QFGMOS, es útil en aplicaciones como el
generador de caos diseñado con el circuito de Chua.
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REFERENCIAS
[1]
[2]
[3]
[4]
[5]
[6]
[7]
[8]
[9]
[10]
[11]
[12]
[13]
[14]
[15]
[16]
[17]
[18]
[19]
K. Kahng, S.M. Sze, “A floating gate and its application to memory
devices”, IEEE Transactions on Electron Devices, vol.14, no.9, p. 629,
September 1967.
J.M.A. Miguel, A.J. Lopez-Martin, J. Ramirez-Angulo, R.G. Carbajal,
“Tunable rail-to-rail FGMOS transconductor”, in Proceedings of 2010
IEEE International Symposium on Circuits and Systems (ISCAS),
pp.225-228, Paris, June 2010.
F. Khateb, N.Khatib, D. Kubánek, “Novel Ultra-Low-Power Class AB
CCII+ Based on Floating-Gate Folded Cascode OTA”, Circuits, Systems
and Signal Processing, vol. 31, no. 2, pp. 447-464, 2012.
R. Srivastava, Maneesha Gupta, U.Singh, “FGMOS transistor based low
voltage and low power fully programmable Gaussian function
generator”, Analog Integrated Circuits and Signal Processing, vol. 78,
no. 1, pp. 245-252, 2014.
J. Ramirez-Angulo, A.J. Lopez-Martin, R.G. Carvajal, C. Lackey, “Lowvoltage closed-loop amplifier circuits based on quasi-floating gate
transistors”, in Proceedings of the 2003 International Symposium on
Circuits and Systems (ISCAS), vol.1, pp. 813-816, Bangkok, Thailand,
May25-28, 2003.
J. Ramírez-Angulo, C.A. Urquidi, R. González-Carvajal, A. Torralba,
A. López-Martín, “A New Family of Very Low-Voltage Analog Circuits
Based on Quasi-Floating-Gate Transistors”, IEEE Transactions on
Circuits And Systems—II: Analog And Digital Signal Processing, vol.
50, no. 5, pp. 214-220, May 2003.
H.Moradzadeh, S.J. Azhari, “Low-voltage low-power rail-to-rail low-Rx
wideband second generation current conveyor and a single resistancecontrolled oscillator based on it”, IET Circuits, Devices & Systems,
vol.5, no.1, pp.66-72, January 2011.
M.A. Duarte-Villaseñor, E. Tlelo-Cuautle, L.G. de la Fraga, “Binary
genetic encoding for the synthesis of mixed-mode circuit topologies”,
Circuits, Systems and Signal Processing, vol. 31, no. 3, pp. 849-863,
June 2012.
S. Sharma, S.S. Rajput, K. Pal, L.K. Mangotral, N.K. Nordin, S.S.
Jamuar, “Applications of Low Voltage FGMOS based CCII in Filtering”,
in TENCON 2005, pp.1-5, Melbourne, Qld., November 21-24, 2005.
P. Amisha, M.D. Niranjan, “A Compact Second Generation Current
Conveyor (CCII)”,in 2010 International Conference on Advances in
Recent Technologies in Communication and Computing (ARTCom),
pp. 20-24,Kottayam, October 16-17, 2010.
L.O. Chua, “The Genesis of Chua's Circuit”, Archiv für Elektronik und
Uebertragungstechnik, vol. 46, no. 4, pp. 250-257, July 1992.
J.M. Cruz, L.O. Chua, “An IC chip of Chua's circuit”, IEEE Transactions
on Circuits and Systems II: Analog and Digital Signal Processing,
vol.40, no.10, pp. 614-625, October 1993.
A. Rodriguez-Vazquez, M. Delgado-Restituto, “CMOS design of
chaotic oscillators using state variables: a monolithic Chua's circuit”,
IEEE Transactions on Circuits and Systems II: Analog and Digital
Signal Processing, vol.40, no.10, pp. 596-613, October 1993
T. Fujiwara, Y. Horio, K. Aihara,“An integrated multi-scroll circuit with
floating-gate MOSFETs”, in Proceedings of the 2003 International
Symposium on Circuits and Systems (ISCAS), vol.3, pp.180-183,
Bangkok Thailand, May 25-28, 2003.
R. Trejo-Guerra, E. Tlelo-Cuautle, J.M. Jiménez-Fuentes, C. SánchezLópez, J.M. Muñoz-Pacheco, G. Espinosa-Flores-Verdad, J.M. RochaPérez, “Integrated Circuit Generating 3- and 5-Scroll Attractors”,
Communications in Nonlinear Science and Numerical Simulation, vol.
17, no. 11, pp. 4328-4335, 2012.
C. Urquidi, J. Ramirez-Angulo, R. Gonzalez-Carvajal, A. Torralba, “A
new family of low-voltage circuits based on quasi-floating gate
transistors”, in 45th Midwest Symposium on Circuits and Systems
(MWSCAS), vol. 1, pp.93-96, Tulsa, Oklahoma,August 4-7, 2002.
A. Sedra, K. Smith, “A second-generation current-conveyor and its
applications”, IEEE Transactions on Circuit Theory, vol. 17, no. 1, pp.
132-134, February 1970.
A. Lopez-Martin, J.M. Algueta, C. Garcia-Alberdi, L. Acosta, J.
Ramirez-Angulo and R.G. Carvajal, “A New Family of Micropower
Class AB Quasi-Floating Gate Transconductors”, in Conference on
Design of Circuits and Integrated Systems (DCIS), pp. 223-228,
Albufeira, Portugal, November 16-18, 2011.
J. Ramirez-Angulo, R.G. Carvajal, J.A. Galán, A. López-Martín, “A free
but efficient low-voltage class-AB two-stage operational amplifier”,
IEEE Transactions on Circuits and Systems II: Express Briefs, vol.53,
no.7, pp. 568-571, July 2006.
[20] F. Khateb, N.Khatib, D.Kubánek, “Low-Voltage Ultra-Low-Power
Current Conveyor Based on Quasi-Floating Gate Transistors”,
Radioengineering, vol. 21, no. 2, pp. 725-735, June 2012.
[21] L. Bernardo, P. Lopes, “Quadrature Chaotic Symbolic OFDM
Communication Over Radio Channels”, IEEE Latin America
Transactions, vol. 11, no. 3, pp. 907-912, May 2013.
[22] F.J. Abrego, J.L. Moiola, “Lyapunov Exponent Analysis Applied to a
Hyperchaotic Prey-predator Model”, IEEE Latin America Transactions,
vol. 11, no. 1, pp. 230-235, February 2013.
[23] F.M. Verdulla, M.J. Lopez, M. Prian, J. Lorenzo, L. Garcia, “An
Experimental Realization of a Pulsed Control Method for the KSS
Chaotic Circuit”, IEEE Latin America Transactions, vol. 9, no. 3,
pp.247-254, June 2011.
[24] J.M. Munoz-Pacheco, E. Zambrano-Serrano, O. Felix-Beltran, L.C.
Gómez-Pavón, A. Luis-Ramos “Synchronization of PWL functionbased 2D and 3D multi-scroll chaotic systems”, Nonlinear Dynamics,
vol. 70, no. 2, pp. 1633-1643, 2012.
J.C. Núnez-Pérez recibió el grado de Maestro en Ciencias en
el Centro Nacional de Desarrollo Tecnológico (CENIDET), en
Cuernavaca, México, en 2003, y el grado de Doctor por el
Institut National des Sciences Appliquées de Lyon (INSALyon), Villeurbanne France, en 2007. El primer semestre del
2008, fue Director de Investigación en Advanced Technology
Research SA de CV (ATR) en Guadalajara, México, coordinando un grupo de
trabajo sobre redes y arquitecturas de telecomunicaciones. Desde agosto del
2008 es Profesor en el Centro de Investigación y Desarrollo en Tecnología
Digital (IPN-CITEDI), en Tijuana, México, donde es coordinador del
Departamento de Telecomunicaciones. Sus áreas de interés incluyen diseño de
circuitos digitales y analógicos, modelado de dispositivos físicos, diseño con
DSPs y FPGAs.
E. Tlelo-Cuautle estudió Ingeniería en Electrónica en el
Instituto Tecnológico de Puebla, México, y Maestría y
Doctorado en Ciencias en el Instituto Nacional de Astrofísica,
Óptica y Electrónica (INAOE) en Tonantzintla, Puebla,
México. A partir del 2001 es Investigador en el INAOE.
Durante 2009-2010, fue profesor visitante en la Universidad de
California en Riverside, USA. Ha publicado 12 libros, y más de 200 trabajos
en capítulos en libros, revistas y congresos científicos. Es Editor Asociado en
IEEE Transactions on Circuits and Systems-II e Integration-the VLSI Journal.
Sus áreas de interés incluyen: diseño electrónico automatizado, diseño y
aplicaciones de osciladores caóticos, análisis simbólico, optimización multiobjetivo y diseño analógico y RF.
C. Ramírez-Soto recibió el grado de Ingeniero en la
Universidad Autónoma de Baja California (UABC), Tijuana,
México, en 2011, y su grado de Maestría por el Centro de
Investigación y Desarrollo en Tecnología Digital (CITEDIIPN), en Tijuana, México, en 2014. Sus áreas de interés
incluyen diseño de circuitos integrados, osciladores y sistemas
dinámicos.
J.M. Jiménez-Fuentes obtuvo su grado de Doctor en la Universidad de
Sevilla, España en 2008. En 2010 se incorporó como Profesor
al Centro de Investigación y Desarrollo en Tecnología Digital
(IPN-CITEDI), en Tijuana, México. Sus áreas de interés se
centran en el diseño de circuitos integrados analógicos y
aplicaciones electrónicas.