DISEÑO DE UN AMPLIFICADOR DE INSTRUMENTACIÓN CMOS

DISEÑO DE UN AMPLIFICADOR DE INSTRUMENTACIÓN CMOS ORIENTADO A LA
ADQUISICIÓN DE ECG UTILIZANDO LA METODOLOGÍA DE DISEÑO gm/Id
Julio César Saldaña Pumarica, Miguel Angel Benito Orellana
E-mail saldana.jc@pucp.edu.pe, a20010279@pucp.edu.pe
Grupo de Microelectrónica – Pontificia Universidad Católica del Perú
Telf: (511)4602870 ext. 304.
ABSTRACT
This paper discusses the design of an instrumentation amplifier for electrocardiogram signals. The design methodology if
based on the MOSFET transistor behaviour with respect to the inversion level, and takes in account the gm/Id characteristic
curves for the calculation of the transistor sizes and biasing currents. These curves were obtained using the SPECTRE
simulator with the MOSFET BSIM3v3.1 model. The proposed architecture is based on the current balance technique. An
actual design is presented for the CMOS 0.6µm process, working with a ±2.4V power supply. Simulation results reveal an
estimated power consumption of 1mW or less, which make this architecture perfectly suitable for portable applications fed
with a conventional batteries.
RESUMEN
El presente trabajo describe el diseño de un amplificador de instrumentación adecuado para la adquisición del
electrocardiograma. El método utilizado interpreta el comportamiento del MOSFET basándose en el nivel de inversión y
utiliza las características gm/Id para el cálculo de los tamaños de los transistores y las corrientes de polarización. Dichas
curvas fueron obtenidas empleando el simulador SPECTRE con el modelo para MOSFET BSIM3v3.1. La arquitectura se
basa en la técnica de balance de corriente. El diseño se ha realizado considerando una tecnología CMOS de 0.6 µm con una
alimentación de ±2.4 V y un consumo de potencia de menos de 1mW lo cual lo hace adecuado para su inclusión en un
sistema portátil alimentado con una baterías convencionales.
.
DISEÑO DE UN AMPLIFICADOR DE INSTRUMENTACIÓN CMOS ORIENTADO A LA
ADQUISICIÓN DE ECG UTILIZANDO LA METODOLOGÍA DE DISEÑO gm/Id
Julio César Saldaña Pumarica, Miguel Angel Benito Orellana
E-mail saldana.jc@pucp.edu.pe, a20010279@pucp.edu.pe
Grupo de Microelectrónica – Pontificia Universidad Católica del Perú
Telf: (511)4602870 ext. 304
RESUMEN
El presente trabajo describe el diseño de un amplificador
de instrumentación adecuado para la adquisición del
electrocardiograma. El método utilizado interpreta el
comportamiento del MOSFET basándose en el nivel de
inversión y utiliza las características gm/Id para el cálculo
de los tamaños de los transistores y las corrientes de
polarización. Dichas curvas fueron obtenidas empleando
el simulador SPECTRE con el modelo para MOSFET
BSIM3v3.1. La arquitectura se basa en la técnica de
balance de corriente. El diseño se ha realizado
considerando una tecnología CMOS de 0.6 µm con una
alimentación de ±2.4 V y un consumo de potencia de
menos de 1mW lo cual lo hace adecuado para su inclusión
en un sistema portátil alimentado con una baterías
convencionales.
1. INTRODUCCIÓN
Mientras la oferta tecnológica abre nuevas posibilidades,
el diseño de circuitos analógicos y mixtos no ha podido
aprovecharlas convenientemente. Esto se debe en parte a
que la mayor complejidad del diseño analógico no permite
por el momento una metodología de diseño basada en
descripciones de alto nivel comparable a las disponibles
para el diseño de circuitos digitales. Conforme la
tecnología avanza, el comportamiento del MOSFET se
vuelve más complicado, debido a las dimensiones más
pequeñas, los campos eléctricos más grandes y los
requerimientos de menor consumo de potencia,
especialmente cuando se pretende desarrollar sistemas
portátiles. En este contexto el empleo de métodos basados
en antiguas y simples interpretaciones del comportamiento
del MOSFET no es adecuado [1]. En este trabajo se
muestra la aplicación de la metodología gm/Id en el diseño
de un amplificador de instrumentación orientado a la
adquisición del electrocardiograma.
En cuanto al amplificador monolítico propiamente, la
configuración
que
utiliza
tres
amplificadores
operacionales no es apropiada debido a que para obtener
un CMRR suficientemente grande es necesario un alto
grado de emparejamiento de resistores de la red de
realimentación. Una configuración que es tomada como
standard para amplificadores de instrumentación
integrados apareció en 1971 [2] y a través de los años ha
recibido importantes mejoras [3] [4] [5]. La arquitectura
presentada en este trabajo corresponde a la introducida en
1998 por [4] incluyendo los espejos de corriente añadidos
por [5] el 2002 gracias a los cuales se incrementa el
CMRR.
2. METODOLOGÍA gm/Id
Al iniciar la síntesis de circuitos analógicos normalmente
se emplean métodos manuales que permiten obtener una
primera aproximación al resultado buscado. Los métodos
tradicionales no explotan los beneficios de la operación
del transistor en inversión moderada ya que asumen que el
transistor se encuentra en cualquiera de las otras dos
regiones. La antigua ecuación cuadrática que relaciona la
corriente de drenador y el voltaje de compuerta no
presentaba mayor inconveniente cuando se decidía que el
transistor trabaje en inversión fuerte en saturación,
mientras que la simple descripción exponencial era
utilizada en inversión débil. EL método basado en el nivel
de inversión es válido para cualquiera de los tres casos y
no exige el uso de complicadas ecuaciones. El nivel de
inversión se puede cuantificar mediante un parámetro
conocido como coeficiente de inversión definido así [1]:
10 pA
215 pA
4.64 nA
100 nA
Figura 1: Características VP versus VGB para el
transistor NMOS para 4 valores de IS en un rango
de 10 p a 100nA
IC =
ID
2
2nµ 0 C OX U T (W / L)
(1)
donde ID es la corriente de drenador, n es el factor de
inclinación, µ0 es la movilidad de los portadores, COX es la
capacitancia del óxido de compuerta, UT es el voltaje
térmico y W y L son el ancho y el largo efectivo del canal.
El coeficiente de inversión toma el valor de 1 en el centro
de la región de inversión moderada, y en este caso si
W/L=1 se define I0 = ID = 2 n µ0COX UT2.. El valor de n se
puede estimar utilizando el procedimiento señalado en [6],
esto es, graficando la tensión de pinch-off (Vp) con
respecto a la tensión compuerta-sustrato, el valor de “n”
será el inverso de la pendiente de la curva obtenida. Por
ejemplo para la tecnología 0.6µ elegida para el diseño se
obtiene la gráfica mostrada en la figura 1 correspondiente
a un transistor tipo N. Como resultados se obtuvo nNMOS en
el rango de 1.235 a 1.466 para W = L = 1.2µ y nPMOS en el
rango de 1.156 a 1.289. Para efectos prácticos se toma un
valor promedio.
Como se mencionó anteriormente el valor de IC determina
el nivel de inversión en el cual trabaja el transistor. Así
tenemos que valores por debajo de 0.1 corresponden a
inversión débil, valores entre 0.1 y 10 corresponden a
inversión moderada, mientras que por encima de 10
corresponden a inversión fuerte [1].
Las gráficas gm/Id
independientes de W/L.
vs.
IC
son
prácticamente
Las curvas gm/ID vs IC se convierten entonces en una
herramienta importante para el diseño, en el que entran en
Figura 2: Característica gm/Id para un transistor
tipo N
juego las variables gm, Id y W/L. Conociendo dos de éllas
se puede determinar la tercera mediante la curva. Para
obtener las curvas, en este trabajo se utilizó el simulador
SPECTRE y el modelo BSIM3v3.1 en el entorno de
diseño CADENCE, obteniéndose las curvas mostradas en
las figuras 2 y 3.
3. DESCRIPCIÓN DE LA ARQUITECTURA
El circuito consta básicamente de una etapa de entrada
(figura 4) encargada de generar una diferencia de
corrientes proporcional a la señal de entrada., y una etapa
de salida (figura 5) encargada de generar un voltaje de
salida proporcional a la diferencia de corrientes. La
diferencia de corrientes producida en la etapa de entrada
es copiada a la etapa de salida mediante dos espejos de
corriente. Entonces se tendrá ∆i α vIN y vOUT α ∆i , y
por lo tanto
vOUT α vIN . La ganancia del amplificador es
aproximadamente igual a ROUT/RIN.
En las figuras 4 y 5, ∆i = i5 − i6 .
Tal como se demuestra en [5] los espejos de corriente
juegan un papel importante en el aumento del CMRR. Se
utilizan espejos cascado de amplio rango como el
mostrado en la figura 7.
El circuito incluye también un filtro pasa-bajos
implementado mediante el un condensador en paralelo con
ROUT, y un filtro pasa-altos del tipo gm-C. Las frecuencias
de corte deben ser 0.2hz y 200hz correspondientes a la
banda de interés del las señales de electrocardiograma.
Espejos de Corriente
i5
i6
i
Rin
i1
M1
i2
M3
M2
M5
i5
i6
M6
M4
ISS
Figura 3: Característica gm/Id para un transistor
tipo P
4. PROCEDIMIENTO DE DISEÑO
Dadas las especificaciones de voltaje de alimentación y de
consumo de potencia se puede estimar la corriente de
polarización considerando la arquitectura utilizada. Se
elige una corriente de 20µA.
4.1 Etapas de Entrada y Salida
El desapareamiento entre los transistores de entrada M1 y
M2 (ver figura 9) da como resultado que para una misma
corriente los voltajes compuerta se diferencien en cierta
cantidad δVG. Esta diferencia es mínima en inversión débil
[8], sin embargo para esta aplicación es necesario una
buena linealización de los transistores de entrada [4].
Teniendo en cuenta esto se elige un coeficiente de
inversión de 4 (inversión moderada). Conociendo estos
valores y la corriente de polarización se calculan los
factores de forma de los transistores.
Con respecto a los espejos de corriente que actúan como
carga la relación δI/I es mínima cuando los transistores
trabajan en inversión fuerte. Para asegurar esto es
suficiente elegir un coeficiente de inversión de 100 [8].
Para mejorar el comportamiento del circuito frente al
ruido térmico, offset y ruido flicker se trata de disminuir
VSS
Figura 4 : Etapa de Entrada
las contribuciones de las cargas activas a estos problemas.
Mediante las elecciones hechas de los coeficientes de
inversión obtenemos una relación de trasnconductancia
que garantiza que se cumpla lo mencionado anteriormente
respecto a offset y ruido térmico. Sin embargo tal como se
analiza en [4] para satisfacer lo mismo respecto al ruido
flicker es necesario cumplir con:
Kf N (W ⋅ L) M 1
gmM 1
>3
⋅
gm M 3
Kf P (W ⋅ L) M 3
(2)
Donde KfN y KfP son los coeficientes de ruido flicker de
los transistores tipo n y tipo p respectivamente. Estas
constantes varían de un tipo de dispositivo a otro y
también pueden variar ampliamente entre distintos
transistores de la misma oblea, esta variación se debe a su
dependencia de la contaminación e imperfecciones del
cristal [9]. Dados los factores de forma y la relación (2) se
obtiene la relación entre las longitudes y los anchos de los
transistores de entrada y de carga. De esta manera
escogiendo una de las cuatro magnitudes W1, W3, L1 o L3,
se pueden calcular las otras 3.
i5
VDD
i6
i
RB
i9
M9
M17
i10
M19
M10
A
Cc
vOUT
M13
vREF
M11
M18
M12
M14
VOUT
vin
VSS
ISS
Figura 5 : Etapa de Salida
Se obtienen valores similares para le etapa de salida.
4.2 Amplificador de la Etapa de Salida
Los parámetros que determinan el diseño de este
amplificador son entre otros: grado de emparejamiento de
los transistores del espejo y del par diferencial, frecuencia
para ganancia unitaria, slew rate, ganancia etc. Las señales
de un electrocardiograma tienen una reducida banda de
frecuencias, y requieren un bajo slew rate. Entonces se
tiene cierta libertad para el diseño. Uno de los principales
problemas en el diseño del amplificador de la etapa de
salida es reducir el offset sistemático. Ya que no se puede
evitar tener cierto offset, el amplificador de
instrumentación dispone de un terminal VREF.
4.3 Espejos de Corriente
En la figura 7, si n=1 entonces la tensión mínima de salida
estará con respecto a VDD estará entre 0.3 a 0.5V. Para
asegurar M34 en saturación se eligió n = 2. En el diseño
realizado se tiene IPOL = 20uA mientras que IREF = IOUT =
10µA, por tanto se elige α=2.
5. RESULTADOS
ISS
Figura 6 : Amplificador de la etapa de salida
Mediante la metodología utilizada se obtienen relaciones
de 30/1 para los transistores del par diferencial de las
etapas de entrada y salida, mientras que para los espejos se
obtiene una relación de 1/2.3. La relación de aspecto
obtenida para los transistores del espejo de la etapa GM es
de 10/1 mientras que para los de la etapa Av es de 12/1.
Esto se resume en la siguiente tabla:
Tabla 1
Transistor
Tipo
Factor de Forma
M1
P
30/1
M2
P
30/1
M3
N
1/2.3
M4
N
1/2.3
M5
N
10/1
M6
N
10/1
M9
P
30/1
M10
P
30/1
M11
N
1/2.3
M12
N
1/2.3
M13
N
12/1
M14
N
12/1
Como se observa en la figura 8 las simulaciones dan como
resultado una ganancia de 52 dB en la banda de interés.
VDD
W
W
L
n2
αW L
(n + 1)2
M32
W
L
M33
M35
M34
M36
IOUT
L
n2
W
L
IREF
IPOL
Figura 7 : Espejo de Corrienet de Amplio Rango
Asimismo mediante un análisis DC se obtiene un consumo
total de corriente de 110µA. El consumo de potencia es
de 0.6mW. Las frecuencias de corte obtenidas mediante el
simulador son de 0.2 Hz y 200Hz y el margen de fase está
alrededor de 80° lo que asegura una gran estabilidad.
6. CONCLUSIONES
•
La metodología gm/Id permite realizar diseños sin la
restricción de considerar a los transistores en la región
de inversión fuerte. El principal requisito para
utilizarla es establecer una relación entre las
características de desempeño de un circuito particular
y los parámetros gm e Id.
•
El método de balance de corriente utilizado en la
arquitectura elimina la necesidad de lidiar con
resistencias que son difíciles de emparejar unas a
otras.
•
Los filtros gm-C generalmente son inadecuados para
conseguir frecuencias de corte bajas. En este caso, en
el que se hace trabajar al filtro con menos corriente
que el resto de etapas (10uA) se pudo conseguir que
el condensador no sea de capacidad muy elevada.
•
Teniendo la libertad de que los transistores trabajen
en cualquier nivel de inversión y no necesariamente
en inversión fuerte se pueden lograr consumos de
potencias bajos.
Figura 8: Respuesta en Frecuencia
7. REFERENCIAS
[1] Daniel Foty, David Binkley, and Mathias Bucher, “Starting
Over: gm/Id-Based MOSFET Modelig as a Basis for
Modernized Analog Design Methodologies”, ECCTD’01 August
28 - 31, 2001 Espoo, Finland.
[2] H. Krabbe, “A High Performance Monolithic
Instrumentation Amplifier”, in ISSCC Dig. Tech. Papers, pp.
186-187, February 1971.
[3] R. J. Van de Plassche, “A Widw-Band Monolithic
Instrumentation Amplifier”, IEEE Journal of Solid State
Circuits, Vol. SC-10, NO.6, pp. 424-431, December 1975.
[4] R. Martins, S. Selberherr, F. A. Vaz, “A CMOS IC for
Portable EEG Acquisition Systems,” IEEE Transactions on
Instrumentation and Measurement, Vol. 47, NO. 5, pp. 11911196, October 1998.
[5] Paulo Augusto Dal Fabbro and Carlos A. Dos Reis Filho,
“An Integrated CMOS Instrumentation Amplifier with Improved
CMRR”, 15th Symposium on Integrated Circuits and Systems
Design, Porto Alegre, RS, Brazil 9-14 September 2002.
[6] Fernando Paixao Cortes, Eric Fabris, Juan Pablo Martinez
Brito, Sergio Bampi, “Análise e Projecto de Módulos
Amplificadores e Comparadores em Tecnología CMOS
0.35µm,” IX Workshop Ibercip, La Habana, Cuba, 26 al 28 de
marzo de 2003.
Figura 9: Diagrama Esquemático del Amplificador de Instrumentación
[7] F. Silveira, D. Flandre, P. G. A. Jespers, “A gm/ID Based
Methodology for the Design of CMOS Analog Circuits and Its
Application to the Síntesis of a Silicon-on-Insulator Micropower
OTA”, IEEE Journal of Solid State Circuits, Vol. 31, No. 9,
September 1996.
[8] E.A. Vittoz, “Micropower techniques,” in Design of MOS
VLSI Circuits for Telecommunications, Y. Tsividis and P.
Antognetti, Eds. Englewood Cliffs, NJ: Prentice Hall, 1985.
[9] P. R. Gray, R. G. Meyer, Análisis y Diseño de Circuitos
Integrados Analógicos, Prentice Hall, México,1995.
[10] R. F. Wolffenbuttel, A. R. Schekkerman, “Integrated
Instrumentation Amplifier for the Phase Readout of
Piezoresistive Strain Gauges”, IEE Transactions on
Instrumentation and Measurements, Vol. 43, No. 6, pp. 906-911,
December 1994.