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Primer Examen Parcial
Arquitectura de Computadoras
mayo de 2013
Instrucciones
El presente parcial es individual y consta de dos partes. Su duración total es de dos horas.
La primera parte es a libro cerrado y consta de 2 ejercicios. Debe entregarla antes de comenzar con
la segunda parte.
En la segunda parte, que consta de 3 ejercicios, podrá emplear todo material de consulta que
considere necesario.
En cada ejercicio se indica el tiempo estimado para resolverlo y el puntaje que otorga el mismo.
Las hojas que no estén caratuladas en la forma indicada por la cátedra no serán tenidas en cuenta.
No se permitirá intercambiar ni prestar ningún tipo de elemento entre los estudiantes.
La buena presentación, ortografía y redacción serán tenidas en cuenta para la calificación final.
Ejercicios Primera Parte (20%, 20’)
1) En un procesador de ciclo único, el banco de registros toma el 10% del tiempo de ciclo T. Aplique la
fórmula de la ley de Ahmdal para saber en cuánto mejora la performance de este procesador si se lograra
disminuir un 50% el tiempo del banco de registros. (3%)
2) En forma general, ¿qué es más eficiente, una implementación secuencial de un grupo de operaciones o
una implementación en paralelo? (13%)
Ejemplifique su respuesta a partir de la necesidad de sumar dos vectores de 3 componentes cada uno, en
promedio. Se pueden dar casos en que los vectores a sumar contengan hasta 6 componentes cada uno, y
otros casos con 1 componente. En relación a una implementación secuencial con un único sumador,
a) ¿Cuántos sumadores pondría a fin de lograr la mayor performance posible?
b) ¿Cuál es la máxima aceleración posible?
c) ¿Cuál es la aceleración promedio?
d) ¿Cuál es la eficiencia promedio?
e) ¿Cuál es la eficiencia de la implementación con un único sumador?
3) Si en una implementación multiciclo CPI=4, ¿cuál sería la eficiencia de la implementación en pipeline? Por
simplicidad no considere efectos de ningún tipo de riesgos. (4%)
Ejercicios Segunda Parte.
1) VLIW en ciclo único (55%, 70’). Un compilador genera instrucciones VLIW que pueden contener
hasta 4 operaciones de 32 bits (cada una de estas operaciones está codificada como si fuera una instrucción
según el ISA del MIPS).
Se sabe que:
Las instrucciones VLIW pueden contener operaciones de los tres tipos existentes.
Hasta cuatro operaciones de procesamiento de datos pueden estar en cada instrucción VLIW.
No puede haber más de una operación de acceso a Memoria en una instrucción VLIW.
Tampoco puede haber más de una operación de Salto en cada instrucción VLIW.
Las operaciones de salto se codifican como la primera operación a la izquierda de la VLIW, mientras que
las de acceso a memoria, como la segunda operación contada desde la izquierda de la VLIW.
En caso de que el compilador no logre producir cuatro operaciones que puedan ejecutarse en paralelo,
generará una VLIW que contenga solo operaciones que sí lo puedan hacer (al menos una) y el resto
NOP.
El compilador en promedio logra llenar el 75% de la VLIW con operaciones útiles.
Al integrar un MIPS de ciclo único en un chip, las memorias ocupan un 60% de la superficie del mismo,
el banco de registros un 10%, el control un 10%, el ALU un 10%, y el resto los multiplexores. El resto
del Hw ocupa un lugar despreciable.
Se pide:
a) Diseñar el camino de datos de un procesador de ciclo único que sea capaz de ejecutar una VLIW
(tenga en cuenta el nuevo ancho de la instrucción VLIW, al momento de diseñar la IFU). Sugerencia:
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parta del procesador de ciclo único para una operación y agregue caminos y unidades en paralelo, según
sea necesario.
b) Diseñar el control para este procesador.
c) Calcule cuál es la mejora de performance del VLIW del punto anterior, en relación al MIPS de ciclo
único.
d) Si Ud. debe “inventar” un benchmark que muestre una mejor performance, ¿qué tipo de operaciones
incrementaría?
e) ¿Cuánto más caro sería un chip que contenga el VLIW ciclo único?
f) ¿Podría haberse especificado que se permita más de una instrucción de salto? ¿Y de memoria?
Explique su respuesta.
2) Método para guardar camisas. (25%, 30’) Dos estudiantes poseen igual número de camisas de
distintos colores, pudiendo elegirse entre 20 colores distintos. Uno de los estudiantes, de medicina, ordena
sus camisas por color, y por tanto emplea 20 cajones diferentes, uno por cada color. Cada día el estudiante
decide qué color de camisa usar, y la busca en los cajones, demorando 10’’ por cajón (los cajones no tienen
ninguna identificación externa).
a) ¿Cuánto tiempo demora el estudiante de medicina, en promedio, en elegir una camisa?
El otro estudiante, de Arquitectura de Computadoras, se propone mejorar este tiempo, para ello realiza una
estadística de las camisas según el uso y obtiene la siguiente tabla
1
2
3
4
5
6
7
Color
Blanco
Celeste
Marrón
Rosa
Rojo
Amarillo
14 colores restantes
% Uso
40%
25%
25%
2%
2%
1%
5%
Considerando este resultado, define colocar los primeros 3 grupos de camisas en cajones separados y el
resto mezclados en un único cajón. En total usa 4 cajones no identificados, razón por la cual siempre deben
abrirse en forma secuencial, comenzando desde el primero. El problema que tiene ahora es que cada vez
que busca una camisa en el cajón de colores mezclados, el tiempo de demora es proporcional a la cantidad
de colores, con un promedio 40” por color de camisa.
b) ¿Qué color de camisas colocaría en el primer cajón, en el segundo y en el último?
c) ¿Cuánto demora el estudiante en buscar una camisa en el último cajón?
d) ¿Cuánto demora en promedio el estudiante en buscar una camisa?
e) ¿En cuánto mejora o empeora la velocidad con que el estudiante de arquitectura de computadoras
busca una camisa en relación al de medicina?
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Soluciones Propuestas
Primera Parte
1) A = 1.052
2)
a.
b.
c.
d.
e.
6T
6
3
50%
100%
3) 100%
Segunda Parte
1)
2)
a. 4 ALUs, 1 Banco de Reg (8 entradas, 8 salidas, 4 entradas p/grabar), PC +16, Instrucción de
128bits.
b. RegDest, EscrReg y ALU x4.
c. 3.
d. Tipo R.
e. 2.56 veces más caro.
f. No.
a.
b.
c.
d.
e.
Demora 105’’.
Blanco / Celeste / Marrón / Resto
Demora 680’’
En promedio demora 87.5’’
Mejora en un 20%