XIX Verano de la Investigación Científica y Tecnológica del Pacífico ALGORITMO DE PUNTO FLOTANTE PARA IMPLEMENTACIÓN VLSI Victor Manuel Valenzuela De La Cruz, Instituto de Ingeniería y Tecnología de la Universidad Autónoma de Ciudad Juárez, vic.valen17@gmail.com. Asesor Dr. Marco Antonio Gurrola Navarro, Centro Universitario de Ciencias Exactas e Ingenierías de la Universidad de Guadalajara, marco.gurrola@cucei.udg.mx. PLANTEAMIENTO DEL PROBLEMA Un multiplicador digital binario es considerado como uno de los bloques de mayor complejidad en operaciones aritméticas, ya que se utiliza para resolver operaciones complicadas en sistemas digitales. Los multiplicadores pueden ser clasificados en “Punto Fijo” para valores enteros y “Punto Flotante” para valores equivalentes a la notación científica decimal. Los multiplicadores se integran en sistemas digitales mediante tecnología VLSI (Very Large Scale Integration). Por esta razón, es conveniente analizar diferentes arquitecturas para decidir que atributos se le dará al sistema, ya sea velocidad o bajo consumo de área. METODOLOGÍA Primeramente, se realizó una revisión de la literatura actual para conocer los principales algoritmos orientados a la implementación en hardware utilizados para la fabricación de multiplicadores de punto flotante mediante tecnología VLSI. Posteriormente, se optó por investigar y comprender a fondo el algoritmo de Booth, lo cual derivó en el razonamiento y entendimiento de la codificación de Booth, y a su vez permitió determinar matemáticamente su funcionamiento. Seguido de esto, se comenzaron a efectuar modificaciones al algoritmo original para los fines de la multiplicación en punto flotante haciendo énfasis en lograr un sistema multiplicador con bajo consumo de área y una velocidad de respuesta aceptable en base al diseño de la arquitectura. Finalmente, en un futuro, se realizarán comparaciones entre diferentes multiplicadores diseñados con otras topologías para corroborar el desempeño del utilizado en esta investigación. CONCLUSIONES GENERALES El diseño del multiplicador de punto flotante continúa en proceso para generar el layout requerido para su fabricación. Se pretende optimizar más el consumo de área, el cual se ha logrado reducir en gran medida, y a su vez implementar técnicas de paralelismo para incrementar la velocidad de ejecución. Además, aun es necesario diseñar un componente para la entrada de datos y la presentación de los mismos, ya que estos son de alrededor de 32 bits. Por último, el entendimiento del algoritmo de Booth ha permitido generar nuevos procedimientos que podrían ser utilizados en un futuro. © Programa Interinstitucional para el Fortalecimiento de la Investigación y el Posgrado del Pacífico Agosto 2014