Sistemas combinacionales

Libro de Electrónica Digital de la Universidad de Zaragoza año
2002-03
I-1
E. Digital
I. Álgebras De Boole
I. ALGEBRAS DE BOOLE DE 2ELEMENTOS.
OPERACIONES BOOLEANAS Y PUERTAS LÓGICAS
(p. 1, 14)
1.- Estructuras De Álgebra De Boole
Tres opciones:
a=a
a)Negacióna à prop. de involución
b)operación “O” a + b à prop. Asociativa y conmutativa
c) operación “Y” a · b à prop. Asociativa y conmutativa
•
Operaciones distributiva entre si:
a·(b + c ) = (a·b) + (a·c )
a + (b·c ) = (a + b)·(a + c )
•
tos
∃ 2 el
únicos, ‘1’, ‘0’ à 0 = 1 y 1 = 0
a+0= a
a +1= 1
a+a=1
a·0 = 0
a·1 = a
a·a = 0
•
La propiedad distributiva es doble: · respecto de + y + respecto de ·
•
∃ el
•
tos
inversos respecto de “o” e “y”
to
∃ el complementario
Teoremas operativos
•
Dualidad: Toda expresión booleana es válida si se efectúan a la vez los
siguientes cambios:
a↔ a
(operación “o”) ↔ · (operación “y”)
0↔1
•
Idempotencia:
a+a= a
a·a = a
•
Absorción:
a + a·b = a
a + a·b = a + b
M
I-2
E. Digital
I. Álgebras De Boole
a·(a + b ) = a
a·(a + b ) = a·b
a·b = a + b
•
De Morgan:
a + b = a·b
•
De Consenso:
a·b + a·c + b·c = a·b + a·c
(a + b )·(a + c )·(b + c ) = (a + b )·(a + c )
-Álgebra booleana más simple à Se define sobre un conjunto de 2 eltos , ‘0’
y ‘1’ con las operaciones negación, operación “O” y operación ”Y”.
-Otra operación muy frecuente es “o-exclusiva”
(a ⊕ b )
a ≠ b → '1' a = b → '0'
2.- Casos De Interés De Álgebras De Boole Binarias
2.1 Lógica Proposicional
Proposición: Toda frase que admite asignación de valores de
verdad (1) ó mentira (0).
Lógica Proposicional: Combinación de proposiciones para formar
proposiciones compuestas.
Funciones básicas:
- negación (no a) - disyunción (a ó b)
conjunción (a y b)
- implicación ( a ⇒
- equivalencia ( a ≡
-
b ) [ a·b = 0 a + b = 1 ]
b ) [ a·b + a·b = 1 ]
(Ejemplos p 5)
2.2 Sistema Binario De Numeración
Emplea los dígitos ‘0’ y ‘1’ siendo 2n valor relativo de la cifra que ocupa el
lugar n.
- Cambio binario-decimal
edcba ( 2 ) = a·2 0 + b·21 + c·2 2 + d ·2 3 + e·2 4 (10 )
Cambio decimal-binario
M
I-3
E. Digital
I. Álgebras De Boole
Toda numeración digital comienza por ‘0’ (000...), no por ‘1’, n dígitos
contienen 2n posibilidades que van desde 0 a 2n -1
2.3 Álgebra De Conmutadores
Interruptor: Sistema de dos estados
ècerrado: permite el paso da su través
èabierto: interrumpe dicho paso
Operación “o” Interruptores en paralelo
Operación “y” Interruptores en serie
(Ejemplos p 9)
3.- Representación De Las Operaciones Booleanas: Puertas Lógicas
Se presentan de la forma siguiente:
negación ó inversión
operación “o”
operación “y”
M
Puertas lógicas
I-4
E. Digital
I. Álgebras De Boole
En una puerta “y” como control de paso: deja pasar “a” cuando b
=1 y no permite el paso (salida ‘0’) con b =0
En una puerta “o-exclusiva” como inversor de “a” controlado por
“b”: b =1 inversor, b =0 no inversor
4.- Operaciones Unitarias
En el álgebra de boole se establecen 3 operaciones básicas.
Con un tipo especial de puertas llamadas unitarias se puede construir todo el
álgebra con 1 sólo tipo de puerta.
Operación “y-negada” (nand), Operación “o-negada” (nor)
Nor y nand puertas conmutativas pero no asociativas.
M
I-5
E. Digital
I. Álgebras De Boole
Nand à suma de productos
Nor à producto de sumas
Xor à se construye con 4 puertas nand
M
I-6
E. Digital
I. Álgebras De Boole
M
II-1
E. Digital
VII. Puertas Lógicas Con Interruptores
VII. PUERTAS LÓGICAS CON DIODOS E
INTERRUPTORES
(p. 119, 132)
1.- Tensiones Booleanas
Estados representativos de los valores booleanos se definen en términos de
tensión o intensidad; generalmente se expresa en forma de tensión.
A cada valor booleano le corresponde un intervalo de tensión, entre ambos
intervalos ∃ una zona de separación.
2.- Puertas Lógicas Con Diodos
Los diodos actúan dejando pasar la V de sus entradas cuando corresponde a
uno de los valores lógicos y no dejarla pasar para el otro valor.
Puertas
directamente
ampliables a más
entradas.
Apropiadas
utilizar
para
como
puertas individuales
(no se pueden poner puertas en serie, por mal acoplo en V ya que
Ro = Ri ).
Con diodos no se p ueden hacer inversores.
3.- El Problema Del Acoplo En Tensión
El valor de V de salida no debe deteriorarse por conectarle una o varias
puertas à condición:
la
Ri del segundo circuito sea un valor muy superior a
Ro del primer circuito, ¿cuánto debe ser mayor Ri respecto de Ro ?
Minguez
II-2
E. Digital
VII. Puertas Lógicas Con Interruptores
Ri = k ·Ro
∆ Vo =
Vi
k +1
V'=
Vo ·k
k +1
Si k =10 è disminución 9%
Si k =20 è disminución 5%
Ro muy baja
Ri muy alta
4.- El Interruptor Como Inversor. Puertas Inversoras
Interruptor eléctrico, dispositivo con 2 entradas uno permite el paso de
corriente a su través, en el otro estado se comporta como circuito abierto,
ofrece resistencia infinita al paso de corriente. La entrada controla estado
del interruptor:
Vi = 0
à no conduce
Vi = 1 à conduce libremente
Puertas inversoras: producen una inversión global sobre el conjunto de
operaciones.
Una puerta inversora conformada por un plano de interruptores y una
resistencia de polarización ( R p ).
•
Plano conduce è transmiten el valor 0
•
Por defecto
R p transmite el valor 1 el plano interruptores no conduce
5.- Características Ideales En Una Puerta Lógica
Minguez
II-3
E. Digital
Buen acoplo en V à
VII. Puertas Lógicas Con Interruptores
Ri ≈ ∞ , Ro ≈ 0 .
Ro baja favorecen inmunidad frente al ruido.
R p alta favorece el bajo consumo ( I cc ≈ 0 )
R p compromis o entre velocidad, consumo (500Ω y 50kΩ )
6.- El Transistor MOS Como Interruptor
Transistor NMOS – formado por substrato P, 2 difusiones N fuente y
drenaje que actúan como contactos y un condensador formado por
substrato, oxido de Si (aislante) y plano conductor entrada de control.
Vg < VTo ∃ canal è
no conduce
Vg > VTo ∃ canal è
conduce
1
Aumentando la anchura del T la resistencia del canal puede hacerse
suficientemente baja (≈10Ω ).La puerta es de tipo capacitivo, capacidad que
habrá que cargar o descargar en las conmutaciones è limita la velocidad de
trabajo ( CG ≈ 10 pF ).
La integración de varios transistores en un circuito - se autoalinean y se
autoaislan.
T NMOS
1
T = transistor
Minguez
II-4
E. Digital
VII. Puertas Lógicas Con Interruptores
Con transistores NMOS como interruptores pueden construirse puertas
inversoras à conformada por tantos transistores NMOS como entradas
tenga la puerta más una resistencia de polarización
RD .
Puertas NMOS: buen acoplo en V
a)
R paso cuando conduce baja ≈
b) Capacidad de entrada
10Ω
Ci = CG ≈ 10 pF
t p ≈ 2t = 2·R D ·Ci
Los valores de RD quedan acotados:
- Asegurar salida 0 à
RD >> RMOS , consumo RD alto
- Acoplo en V, inmunidad frente al ruido velocidad de trabajo à
RD bajos
Valores de RD entre 500Ω y 50kΩ son aceptables.
Minguez
III-1
E. Digital
II. Funciones Booleanas
II. FUNCIONES BOOLEANAS Y SU SIMPLIFICACIÓN
(p. 15, 34)
1.- Funciones Lógicas
Función lógica o función booleana: expresión de operaciones
Booleanas enlazando variables (que pueden tomar valor 1 ó 0). Tipo
descriptivo
Función booleana: aplicación que a cada conjunto de valores
boléanos de sus variables le asigna un y solo un valor boléanos. Tipo
conceptual
f – funciones
xi – variables de entrada
y = f ( xi )
y – variables de salida
Las funciones lógicas pueden representarse de dos formas:
- por expresión algebraica o fórmula booleana à expresión de las
operaciones que ligan sus variables
- por su tabla operativa o tabla de verdad àcorrespondencia entre
variable de salida y cada combinación de las variables de entrada
Enunciado à Tabla funcional à Expresión algebraica àesquema de
puertas
Función de “m” variables, cada una de las combinaciones posibles de las
“m” variables se le llama vector de entrada ß Nº total vectores de entrada
2m.
Término mínimo: formado por el producto booleano de las “m” variables
estando afirmada si su valor en el vector de entrada es ‘1’ y negada cuando
vale ‘0’.
Minguez
III-2
E. Digital
II. Funciones Booleanas
Término máximo: correspondiente a un vector de entrada mediante la
suma booleana de sus variables, afirmadas cuando su valor es ‘0’ y negada
cuando valen ‘1’.
Forma canónica: Expresión como suma de términos mínimos de sus
variables.
Forma canónica dual: Expresión como producto de términos máximos de
sus variables.
Forma canónica y forma canónica dual son únicas salvo el orden, pero
simplificada puede ser muy diversa.
2.- Simplificación De Funciones Booleanas: Mapas De Karnaugh
Aplicando teoremas de álgebra permiten simplificar las funciones, la
aplicación requiere cierta habilidad. ∃ métodos de simplificación con una
formulación sintética que aseguran la máxima simplificación – Los más
utilizados son métodos gráficos “mapas de Karnaugh” à cuando se hace la
simplificación “a mano” (Nº de variables no superior a 6, para más variables
se recurre al ordenador).
La simplificación se realiza dibujando su tabla de operación en un diagrama
bidireccional según la estructura.
Minguez
III-3
E. Digital
II. Funciones Booleanas
La estructura aprovecha las propiedades del código Gray, 2 números
sucesivos difieren en el valor de una variable.
Creación del código Gray:
En aquellos casos en que algún vector de entrada no puede
presentarse o no importa el valor que adquiere la función se anota como
“X” (don´t care) toma valor ‘0’ ó ‘1’ según interese.
3.- Ejercicios De Síntesis Y Simplificación De Funciones Booleanas
Véanse paginas 25 a 30 del libro.
4.- Decodificadores Y Multiplexores. Otras Formas De Configurar
Funciones
3 variables de entrada è decodificador con 8 puertas ‘y’ de 3 entrada y 3
inversores.
Decodificador: Decodifica un Nº binario de ‘m’ dígitos sobre 2m líneas,
para cada número de entrada selecciona una salida diferente.
Esquema de un decodificador de 3 entradas y 8 salidas:
Multiplexor: Selecciona una de entre 2m líneas de entrada dispone de ‘m’
líneas de control y el número binario determina la línea de entrada que
queda conectada a la salida.
Esquema de un mux de 4 líneas de entrada y 2 de selección:
Minguez
III-4
E. Digital
II. Funciones Booleanas
- Forma canónica a partir de un decodificador (Σ m)
- Forma tabular sobre un multiplexor (“look-up-table” LUT)
Minguez
IV-1
E. Digital
III. Bloques Aritméticos
III. BLOQUES ARITMÉTICOS Y CODOFICACIÓN
NUMÉRICA
(p. 35, 51)
1.- Operaciones Aritméticas: Suma, Resta, Comparación Y Producto
A partir de la celda sumadora de 2 dígitos “a”, “b” y un carry (“c”) se puede
construir un sumador de “n” dígitos conectando en cadena las “n” celdas.
Con esta técnica se fabrican también restadores.
s = r = c − ·(b·a + b·a ) + c − ·(b·a + b·a ) = c − ⊕ (b ⊕ a )
c suma = b·a + c− ·(b + a ) = (b ∗ a ) ∗ [c − ∗ (b ⊕ a )]
c resta = b·a + a·(b + a ) = (b ∗ a )[c− ∗ (b ∗ a )]
En el caso de la resta
B − A con B ≥ A y positivos. En caso contrario (el
arrastre mas significativo =1 indicando
A > B resultando nº no positivo).
Para construir bloques sumadores / restadores con entrada “d” selección,
d = 0 suma, d = 1 resta c = b '·a + c − (b' + a ) con b' = b ⊕ d .
Comparador: se construye conectando “n” celdas en cadena.
Celda básica à entradas: los dígitos a comparar y las que indican sobre si
los conjuntos de dígitos anteriores son iguales, i- y m- y si B>A salidas i, m,
igual
y
B
mayor
que
A
i = (b·a + b·a )·i − = (b ⊗ a )·i −
m = b·a + (b·a + b·a )·m− = (b ∗ a ) ∗ [(b ⊕ a ) ∗ m− ]
Multiplicador: realiza el producto de dos números binarios de “n” dígitos,
no son modulares ni en diseño ni en utilización. Multiplicador de dos
números de “n” dígitos à “2n” entradas “n” para cada número, “2n”
salidas.
Ejemplo de un multiplicador de 2 números de 4 dígitos:
Minguez
IV-2
E. Digital
III. Bloques Aritméticos
2.- Unidad Lógica Y Aritmética ALU
Bloques operacionales capaces de realizar operaciones aritméticas y lógicas
sobre dos palabras de “n” bits à bloque que efectúa “k” operaciones que se
seleccionan una en cada momento por unas entradas de control çUnidad
aritmética y lógica ALU.
ALU à Entradas: 2 operadores de “n” dígitos y salidas de diversas
operaciones serán únicas. En la figura siguiente ALU de palabras de 8 bits y
capacidad para 16 operaciones (4 entradas de control).
Con “c” y “n” permiten la ampliación de la ALU
3.- Codificación De Números En Binario
Sistema para codificar palabras aptas para ser procesadas por los sistemas
digitales.
Apartado dedicado a números negativos y con parte decimal.
3.1 Codificación Binaria De Números Negativos
Minguez
IV-3
E. Digital
III. Bloques Aritméticos
Distinguimos los positivos y negativos por un bit inicial, ‘0’ para positivos
y ‘1’ para los negativos.
El colocar el ‘1’ no es valido para poder conservar los bloques
operacionales mencionados anteriormente.
Adoptamos la operación de restar una unidad al número anterior (al número
inmediatamente superior) véase un ejemplo con 8 bits:
01111111 à +127
01111110 à +126
........
00000010 à +2
00000001 à +1
00000000 à 0
1111111 à -1
11111110 à -2
........
10000001 à -127
1000000 à -128
Esto equivale a obtener el negativo mediante la operación
y = 0− x
olvidando el arrastre que produce el bit más significativo. Codificación
llamada en complemento a 2n , mas conocida como complemento a 2.
Forma de operar: Invertir los bits (cambiar los ‘1’ por ‘0’ y los ‘0’ por ‘1’),
después sumar 1.
Esta codificación conserva el contaje binario y es compatible con las
operaciones suma y resta aritméticas. En algunos casos el resultado no cabe
en los “n-1” dígitos, se produce desbordamiento (over-flow), resultado no
correcto.
Casos en los que se produce desbord amiento:
a)
Suma de 2 números positivos y resultado negativo
0 _____ + 0 _____ = 1 _____
b) Suma de 2 números negativos y resultado positivo
Minguez
IV-4
E. Digital
III. Bloques Aritméticos
1 _____ + 1 _____ = 0 _____
c)
Resta de 2 números de sg2 diferente y se produce una de las
situaciones anteriores
0 _____ − 1 _____ = 1 _____
1 _____ − 0 _____ = 0 _____
En el caso de la comparación no hay problemas si los 2 números son del
mismo sg, pero si uno es positivo y el otro negativo se produciría error al
considerar el negativo como mayor por empezar por ‘1’, esto se resuelve
invirtiendo el bit de signo, con un inversor para cada número.
3.2 Codificación Binaria De Números Racionales
A la parte decimal la llamaremos parte no entera para no confundirla con el
sistema de numeración en base 10.
La forma más directa en asignar un determinado número de dígitos para la
parte no entera, codificación en coma fija. Las operaciones de suma y resta
para números naturales puede utilizarse aquí.
Conversión de la parte no entera de decimal-binario à
multiplicando sucesivamente por 2 la parte no entera.
0.719 = 0.101110 coma fija de 6 dígitos:
Conversión
binario-decimal de la parte no entera à
multiplicando cada bit por su valor significativo
2 −i =
1
2i
siendo “i” número de orden que ocupa en la parte no entera:
0.101110 = 1·2 − 1 + 0·0.25 + 1·0.125 + 1·0.0625 +
+ 1·0.03125 + 0·0.015625 = 0.71875 ≈ 0.719
2
sg = signo
Minguez
IV-5
E. Digital
III. Bloques Aritméticos
3.3 Codificación En Coma Flotante
No entra en examen, p47, 48
4.- Codificación De Números En BCD
Los humanos estamos acostumbrados al sistema decimal (tenemos 10 dedos
en las manos).
La entrada de datos en sistemas digitales requiere conversión decimal à
binario y la salida binario à decimal. Estas conversiones no son sencillas y
hay que trabajar con todo el número completo, para evitar esto en muchos
sistemas digitales se codifican las cifras en BCD (decimal codificado en
binario), el número es decimal pero con sus cifras en binario.
En BCD introducimos números en un sistema digital a través de 10 teclas y
representar los resultados sobre visualizadores 7 segmentos.
La suma y resta en BCD
se efectúa igual que en
binario
pero
con
las
siguientes correcciones.
Ø
Si el resultado de
una suma parcial
es superior a 9 se
suma 6 unidades
sobre la cifra.
Ø
Si la cifra del minuendo es inferior al sustraendo se restan 6
unidades.
La corrección de 6 unidades se debe a que en BCD se pasa de 9 a 0 y en
binario hay 6 unidades entre 1001 y el 0000, tales correcciones se realizan
por un conversor como el de la figura.
Las ALU incorporan esta conversión en muchos casos.
Minguez
IV-6
E. Digital
III. Bloques Aritméticos
Utilizamos el ‘0’ como sg positivo y ‘9’ como sg negativo, cuando se
produce over-flow lo reconocemos por:
0 _____ + 0 _____ = 1 _____
9 _____ + 9 _____ = 8 _____
0 _____ − 9 _____ = 1 _____
9 _____ − 0 _____ = 8 _____
Minguez
V-1
E. Digital
VIII. Puertas CMOS
VIII. PUERTAS CON INTERRUPTORES
COMPLEMENTARIOS. LÓGICA CMOS
(p. 133, 148)
1.- Puertas Con Interruptores Inversos
Interruptor inverso à paso de corriente eléctrica a través con
conduce con
Vi = 0 , no
Vi = 1 . En la figura se muestra un inversor con interruptor
inverso:
Inversor
è
conduce
con ‘0’ y transmite a la
salida el ‘1’.
- Buen acoplo en V è
Ri >> Ro
- Conexión en serie de estos transistores à operación “o-negada”
- Se comportan como duales respecto de los interruptores directos
- Consumo para salida ‘0’ nulo y para salida ‘1’
I cc =
Vcc
Rp
2.- El Transistor PMOS
Está conformado por un substrato N y en él 2 difusiones P que hacen de
fuente
y
drenaje
actuando
contactos
como
y
un
condensador formado entre el substrato, el oxido de silicio y un plano
conductor que actúa como puerta (control).
Cuando Vi suficiente negativa la puerta atrae huecos del substrato y forma
un canal conductor entre “S” y “D”. La resistencia del canal se hace baja
Minguez
V-2
E. Digital
(≈
VIII. Puertas CMOS
10Ω ) aumentando la anchura del transistor. Esquema básico del
transistor PMOS:
Tamaño análogo al NMOS, conserva características de autoalineado y
autoaislado, velocidad de nanosegundos pero inferior al NMOS porque la
movilidad de los huecos es inferior a la de los e- 3 .
3.- El Inversor Con Transistores Complementarios
Las puertas P ó NMOS tienen características similares:
§
Tamaño muy parecido
§
Son puertas inversoras
§
Buen acoplo en V
§
Ro muy baja cuando conduce
§
Cuando conducen à divisor de V entre RMOS y RD con
RD >> RMOS para que el valor de V sea correcto
§
Entrada de tipo capacitivo
Ci = CG repercute en el tiempo de
propagación de cada puerta
§
Consumo Icc nulo si el plano de T no conduce, en el otro caso
Vdd
RD
Podemos mejorar las puertas utilizando conjuntamente los 2 planos de
interruptores plano de T NMOS transmiten el ‘0’ y T PMOS para el ‘1’. Los
3
e- = electrones
Minguez
V-3
E. Digital
VIII. Puertas CMOS
P y N no conducen nunca al mismo tiempo è consumo nulo, Ro muy baja
è inmunidad frente al ruido y velocidad de trabajo.
Puertas CMOS (puertas de transistores MOS complementarios). Inversor
CMOS:
La función de transferencia es prácticamente simétrica con la conmutación
próxima a
Vcc
y márgenes de ruido cercanos al
2
50%.
En conmutación la puerta deberá cargar o
descargar
capacidades
de
las
puertas
conectadas
a
esta:
t p ≈ 2t = 2·Ro ·C L , en la conmutación I cc ≠ 0 es la carga o descarga de
las capacidades puerta-canal. Evolución del consumo dinámico de una
puerta se realiza por su capacidad equivalente:
P = C pd ·Vcc2 · f
4.- Puertas Lógicas CMOS
Se construyen mediante planos duales de transistores N y P, cada entrada
corresponde a un transistor de cada plano. Las
conexiones han de ser duales serie ↔ paralelo.
5.- Familias HCMOS: Características según catálogo
Tablas p. 144, 145 Texas Instruments circuito “74HC00”.
Minguez
V-4
E. Digital
VIII. Puertas CMOS
La serie 74HC es la serie normal y la 54HC es la serie militar, la diferencia
es: precio y rango de Tª4 de operación.
Las características de la serie 74HC son:
§
Temperaturas:
intervalo –40 a 85º C, almacenamiento –60 a
150º C
§
Tensión de alimentación: entre 2 y 6 V
§
Tensiones e intensidades Vo , Vi , Io , Ii :
alimentación de 5 V
I oL = 20mA
VoL = 0Volt
∆V =
V0 H − VoH min
∆V =
cada
valor
booleano
∆P ≈
2
∆V
50
Ro ≈ 50Ω
Velocidad de trabajo:
t p ≈ 9ns requiere cada bit de al menos
18ns à frec. máxima de reloj ≈
§
I i < 0.1mA
para
con
§
VoH = 5Volt
Inmunidad frente al ruido: 1.5V
ViL max − VoL
a
I OH = − 20mA ViL max = 1.5Volt
ViL min = 3.5Volt
§
referidas
Consumo:
27 MHz
estático à despreciable
I < 2mA
Dinámico à depende de Vcc y frec. conmutación
§
Conectividad:
Nº de entradas que puede soportar una salida de
“fan-out” à respecto a I muy altos valores respecto a Ci
(capacidad de carga) para una velocidad determinada capacidad de
4
Tª = temperatura
Minguez
V-5
E. Digital
VIII. Puertas CMOS
50pF carga a la que se mide los tp Ci de una entrada ≈
3 pF
50 p
≈ 15 puertas
3p
----Nota aclaratoria sobre los símbolos utilizados para los MOS
Dispositivos de 4 terminales: fuente, drenaje, puerta y substrato símbolos
normalizados:
Lo mas frecuente es que tengan 3 terminales (substrato conectado a fuente)
En transistores integrado el substrato
es común a todos T del mismo tipo y
por ello la representación con 3
terminales es bastante adecuada
-----
Minguez
V-6
E. Digital
VIII. Puertas CMOS
Minguez
VI-1
E. Digital
IV. Bloques Codificadores y distribuidores
IV. BLOQUES COMBINACIONALES.
CONFIGURACIONES RETICULARES
(p. 53, 76)
1.- Decodificadores, Multiplexores y demultiplexores
Palabra de “n” bits tiene 2n posibilidades numeradas de ‘0’ a ‘2n -1. Con “n”
entradas podemos seleccionar 2n líneas.
1.1 Decodificadores
Es un selector de líneas con “m” entradas y 2m salidas. El vector de entrada
selecciona la salida que está activa en cada momento (valor ‘1’) y el resto a
‘0’. Decodifica las 2m posibilidades de un número de “m” dígitos.
Selector de línea
Conjunto de todos los términos mínimos de sus entradas
Contiene todas las opciones posibles de sus vectores de entrada
Vectores de salida código de “un solo uno”
La disponibilidad de todos los términos mínimos permite utilizar al
decodificador para construir funciones booleanas de sus entradas.
Decodificador de 4 entradas y 16 salidas:
Minguez
VI-2
E. Digital
IV. Bloques Codificadores y distribuidores
Véase equivalencia de estas entradas:
Simplificación de las entradas de las puertas.
1.2 Multiplexores
Multiplexado: seleccionar una de entre varias fuentes de datos para
enviarlos por una misma línea. Dispone de “n” entradas y 1 salida y “m”
líneas de control:
n = 2 m a esto también se le llama muestreo. Mux5 de
“n” entradas:
Sirve para filtrar la línea de entrada que
corresponde al vector presente en las
líneas de selección:
“Selector de la línea 10”
Mux de 8 líneas de entradas, 3 de control:
1.3 Demultiplexores
5
Mux = Multiplexor
Minguez
VI-3
E. Digital
IV. Bloques Codificadores y distribuidores
Función contraria al mux reciben los datos por una entrada y las dirigen a
“n” salidas seleccionables por “m” líneas de control:
Demux6 de 8 líneas
Los mux y demux son modularmente ampliables:
-Un mux de “n” líneas
con entradas que se conectan en “n” mux de “k” líneas se convierte en un
mux de
n ⋅ k líneas.
-Demux de “n” líneas con salidas conectadas a un
demux de “k” líneas se convierte en un demux de
n ⋅ k líneas. Véase un
ejemplo:
2.- Multiplexado Mediante Puertas De Transmisión: Tri-estado
6
Demux = Demultiplexor
Minguez
VI-4
E. Digital
IV. Bloques Codificadores y distribuidores
Interruptor con entrada de control puerta muy simple cuando conduce deja
pasar a su salida el valor booleano que tiene en la entrada, en corte no
permite el paso a su través. Tres entados en la salida ‘0’, ‘1’, desconexión
à interruptor en corte.
Puerta de transmisión à
permite / inhibe el paso entre
entrada y salida.
Puertas de transmisión no útiles para funciones lógicas pero sí para
multiplexar señales. Dos puertas de transmisión y un inversor entre sus
entradas de control da lugar un mux de dos líneas. Con estos mux en
cascada se pueden construir mux de más líneas de entrada.
3.- Codificadores: Conversores De Código
Los sistemas digitales manejan palabras codificadas en binario, ∃ muchas
formas de codificar una información:
• Binario normal
• Un solo uno
• Gray
• Barras
• BCD
• Siete segmentos
• ASCII
• ...
Para efectuar un cambio de código à ejecutar la tabla booleana que
relaciona ambas codificaciones de “m” variables de entrada.
3.1 Codificador BCD A 7 Segmentos
p. 65 a 68
3.2 Codificador De 9 Líneas A BCD (Encodificador)
p. 69, 70
3.3 Codificador De Prioridad De 9 Líneas
p. 71
Minguez
VI-5
E. Digital
IV. Bloques Codificadores y distribuidores
4.- Configuración ROM
La tabla funcional correspondiente a un cambio de codificación puede ser
muy amplia. La conversión de un código a otro puede resolverse de una
manera más sencilla: dividiéndolo en dos pasos decodificación y
encodificación.
1º bloque: decodificación completa de vectores de entrada. Cada salida
recoge en una puerta “o” los que corresponden a su función.
Configuración ROM tiene dos partes diferenciadas:
o
Decodificador:
realización
depende
del
Nº
de
entradas,
independiente del codificador de que se trate
o
Encodificador constituido por puertas “o”, cada una de las cuales
recibe parte de las líneas de salida del codificador. La
configuración reticular es muy apropiada.
Cuando el Nº de entradas es pequeño la configuración ROM no es ventajosa
è apropiada con Nº de entradas alto.
5.- Sistemas Combinacionales. Diseño modular
Sistema lógico o sist booleano puede describirse en términos del álgebra de
boole de dos eltos .
Sistema lógico es combinacional si a cada vector de entrada le corresponde
un solo vector de salida.
Combinacional: proviene de las salidas o respuestas de tal sistema son
función booleana de sus entradas.
En casos de indeterminación se asigna el valor ‘X’, puede ser ‘1’ ó ‘0’
según interese à simplificar funciones booleanas.
Síntesis de sistemas combinacionales à construir a partir de las
especificaciones la tabla funcional que relaciona 2m vectores de entrada con
los vectores de salida.
Minguez
VI-6
E. Digital
IV. Bloques Codificadores y distribuidores
Minguez
VII-1
E. Digital
V. Estructuras Matriciales Y Programables
V. CONJUNTO DE FUNCIONES BOOLEANAS.
ESTRUCTURAS MATRICIALES Y BLOQUES
PROGRAMABLES
(p. 77, 100)
1.- Formas Diversas De Construir Una Función Booleana
Funciones booleanas son multiformes:
enunciado à tabla funcional à forma canónica à expresión algebraica
simplificada
También puede construirse de formas diversas:
•
Con un mux cuyas entradas reciben valores de la tabla funcional
LUT
•
Con un decodificadores recogido sobre una puerta “o” los términos
mínimos que corresponden a vectores de entrada que dan valor ‘1’
en la tabla funcional ∑m
•
Con puertas básicas una vez simplificada la función ∑p
•
Con puertas unitarias (Nand, Nor) utilizando un solo tipo de
puertas
•
.....
Ejemplo: Función de 4 variables de entre los Nº decimales de 0 a 15 se excluyes el 3, 5, 10, 11, 12 y
14, con el resto formamos un subconjunto R. Vamos a representar esta función en las 4
configuraciones indicadas anteriormente:
a)
Mux de 4 líneas de control las entradas reciben los valores de la
tabla de verdad (LUT)
b)
Un decodificador seguido de una
puerta “o” que recibe las salidas de
valor ‘1’ en la tabla de verdad (forma
canónica)
Las
Minguez
dos
primeras
formas
de
VII-2
E. Digital
V. Estructuras Matriciales Y Programables
construir la función no tiene la expresión algebraica ni la simplificación de
ella, para las otras formas de construir la función, se obtendrán la expresión
algebraica simplificada mediante un mapa de Karnaugh.
c)
Conexión de puertas básicas à
suma de productos simplificada
forma habitual de expresar una
función, dará lugar a una estructura
que de nominaremos PAL
d)
Expresión trasladada a puertas Nand
La utilización de circuitos integrados estándar está siendo sustituida por
ejemplo de circuitos integrados programables, permiten introducir dentro el
conjunto completo de funciones booleanas.
Nos interesa en particular las formas b) y c), su forma canónica a partir de un
decodificador y su forma como suma de
productos, que dan lugar a
configuraciones ROM y PAL. Consideremos también suma de productos
compartidos PLA.
Las siglas de estas configuraciones ( ) aportan poco, podemos dar otra
lectura a estas siglas que hagan una referencia más directa [ ]:
ROM (read only memory) [row ordered minterms] memoria de solo lectura,
filas de términos mínimos.
Minguez
VII-3
E. Digital
V. Estructuras Matriciales Y Programables
PAL (programable and logic) [product adding layers] lógica de puertas y
programables, módulos sumadores de productos.
PLA (programable logic array) [Product linking adders] matriz lógica
programmable sumadores que comparten productos.
2.- Conjuntos De Funciones Booleanas: Estructuras PAL Y ROM
Para facilitar la comprensión y realización de los dibujos se utilizan
ejemplos de pocas variables pero hay que tener en cuenta que las estructuras
son interesantes para funciones de gran número de entradas.
La expresión más habitual de una función booleana simplificada es : suma
de términos producto à módulo conformado por puertas “o” proporciona la
salida de la función conectada a varias puertas “y” que realizan los términos
producto. Veamos un ejemplo:
En forma reticular y ∑p –constituida por una puerta “o que recibe las salidas de unas puertas “y”:
Estructura PAL
Cada función tiene sus propios términos producto y funciones, no
comparten ninguna puerta, salvo inversores de las entradas.
Minguez
VII-4
E. Digital
V. Estructuras Matriciales Y Programables
En la configuración ROM un decodificador seguido de un encodificador
que Corresponde a la tabla de funciones
•
“n” entradas del decodificador actúan como variables de entrada a
todas las funciones
2m líneas intermedias corresponden a los términos mínimos de las
•
variables de entrada
•
Cada salida realiza una de las funciones booleanas mediante una
puerta “o” llegando a ella los términos mínimos que hay en dicha
función.
Configuración ROM:
Presenta
gran
simplicidad
y
regularidad
constituida por 2 conjuntos de puertas.
La denominación “Y / O” de las matrices se
refiere al tipo de puertas que las forman.
El decodificador tiene todas las posibilidades
de las entradas. El encodificador es la tabla de
verdad de las funciones, y sus puertas “o”
reciben las conexiones de los términos
mínimos
con
valor
‘1’
en
la
tabla.
Configuración útil para funciones con más de
6 entradas.
3.- Simplificación Multifunción: Estructura PLA
La tercera posibilidad consiste en simplificar pero compartiendo los
términos
resultantes
de
la
simplificación
de
las
“n”
funciones
conjuntamente. Para ello es necesario un proceso de simplificación
multifunción que puede llegar a ser imposible de hacer a mano, se ejecuta
con aplicaciones informáticas.
En el caso del ejemplo anterior tenemos la simplificación multifunción:
Minguez
VII-5
E. Digital
V. Estructuras Matriciales Y Programables
La expresión gráfica es:
La configuración PLA è claro ahorro circuital pero requiere un complejo
proceso de simplificación multifunción.
4.- Bloques Integrados Programables
Consideremos un bloque ROM de “m” entradas y “n” salidas, contiene “n”
funciones de “m” entradas. Hay que determinar cuales de los puntos de la
matriz ”O” funcional debe haber conexión y en cual no. Bloque PROM =
ROM programable:
Minguez
VII-6
E. Digital
V. Estructuras Matriciales Y Programables
La tecnología electrónica de integración permite construir bloques PROM
con una técnica parecida a ruptura de fusibles
§
Las líneas de salida del decodificador son las filas de la matriz “ O”
un termino mínimo al igual que cada fila de la tabla.
§
∃ correspondencia entre matriz de ‘1’ y ‘0’ de la tabla y la matriz de
conexiones sobre las puertas “o”, ‘0’è eliminación de conexión y
‘1’ è conservación de la conexión.
§
Para cada columna de la matriz “O” valores que determinan los
términos mínimos que deben estar en la función booleana.
En los bloques PAL cada puerta “o” conectada a subconjuntos dependiente
de puertas “y” programables las conexiones de las entradas sobre dichas
puertas. Cada función de salida dispone de su propia puerta “o”. La
estructura PAL concuerda con las funciones –suma de términos producto
(∑p) à programación muy sencilla.
*No es necesario eliminar las conexiones de los términos producto que no
sean necesarios. Bloque PAL programable:
Minguez
VII-7
E. Digital
V. Estructuras Matriciales Y Programables
En la estructura PLA ambas matrices son programables. La programación
es compleja à simplificar conjuntamente las funciones a programar.
*No es necesario eliminar las conexiones de los términos producto que no
sean necesarios. Bloque PLA programable:
Se dispone de 3 bloques programables. Bloque PROM programable matriz
“O” de salidas, bloque PAL programable matriz “Y” de entradas, bloque
PLA programables matrices “Y” y “O”. Los tres bloques se configuran con
una matriz “Y” de conexiones de las entradas y una matriz “O” de
conexiones de las salidas de conexiones de puertas “y” sobre puertas “o”
que conforman las salidas del bloque.
Configuración PROM reflejar sobre matriz “O” la tabla de funciones.
Configuraciones PAL expresión algebraica simplificada en forma de
términos producto.
Configuración PLA configurar matriz “Y” los términos producto resultantes
de simplificación multifunción de las funciones a programar y la matriz “O”
las sumas de términos que dan lugar a cada función.
Minguez
VII-8
E. Digital
V. Estructuras Matriciales Y Programables
En la PAL y PLA no es necesario “eliminar” los términos producto no
utilizados, se anulan ellos solos. Números de conexiones de matrices,
comprar las estructuras en cuanto a dimensiones físicas:
Minguez
VIII-1
E. Digital
VI. Codificación Binaria
VI. CODIFICACIÓN EN PALABRAS BINARIAS.
DETECCIÓN DE ERROR
(p.101, 118)
1.- La Información Codificada En Palabras Binarias
Cada dígito de una palabra binaria se llama bit y tiene dos valores ‘0’ y ‘1’.
El número de bits determina su longitud “p”.
La
información puede ser de tipo cuantitativo (numérico) o de tipo
cualitativo (distinción entre varias situaciones, posibilidades).
A la hora de codificar información la posibilidad consiste en numerarlos en
sistema binario, también ∃ otras posibilidades de interés BCD, Gray:
BCD à codificar números
Gray à simplificar en mapas de Karnaugh
1.1 Longitud De Palabras Y Capacidad De Información
Palabras digitales à longitud variable, según información que van a
representar. Muchos sistemas digitales adoptan una longitud de palabra, si
la palabra es más pequeña se completa con ‘0’ y si es más grande se utilizan
varias palabras sucesivas. Palabras más comunes:
4bits → 16 posibilidades
1byte = 8bits → 256 posibilidades
16 bits → 65536 posibilidades (64k)
32 bits → 4294967296 posibilidades (aprox. 4200 millones)
64 bits → aprox. 16 ·1018 posibilidades (16 trillones)
La palabra más utilizada es la de 8 bits
1.2 Compactación Hexadecimal
El manejo de palabras binarias, lectura y escritura por el hombre presenta
cierta complejidad por el amplio número de dígitos que lleva.
Minguez
VIII-2
E. Digital
VI. Codificación Binaria
El sistema hexadecimal (16) es la cuarta potencia de 2 (compactar de 4 en 4
los dígitos de las palabras binarias) los signos son:
∃ otra forma de compactar palabras binarias (sistema octal) pero con menos
utilizados.
1.3 Código Gray
Dos palabras consecutivas difieren en un sólo bit.
Términos mínimos de vectores entrada sucesivos simplificables entre sí è
base de la simplificación por mapas de Karnaugh.
Proporciona gran seguridad en transiciones entre palabras binarias.
Cambio de binario a código Gray operación “o-exclusiva” bi cifra i-ésima
en binario y g i cifra i-ésima Gray:
g i (Gray) = bi +1 ⊕ bi (binario )
Cambio de Gray a binario análogo:
bi (binario ) = bi +1 ⊕ g i “o-
exclusiva” entre bit anterior del binario y el bit correspondiente del Gray.
1.4 Codificación De Texto
Texto está compuesto por una sucesión ordenada de caracteres alfabéticos
junto con signos de puntuación, espacios,... 26 caracteres alfabéticos en
minúsculas y otros tantos en mayúsculas, 10 cifras decimales y algunos
signos de puntuación y otros caracteres especiales, con palabras de 7 bits se
pueden configurar todas las palabras de un teclado mecanográfico y sobran
una veintena de palabras para codificación de caracteres de control. El
código más utilizado es: ASCII (American Standard Code for Information
Interchange), véase la tabla siguiente:
Minguez
VIII-3
E. Digital
VI. Codificación Binaria
Habitualmente se usan palabras de 8 bits, el octavo bit se utiliza parar
detección de errores, ya que estos caracteres se codifican en 8 bits.
2.- La Paridad Para Detectar Error
Forma simple de detectar errores à contar nº de ‘1’ que cada palabra
contiene: paridad par (paridad =0) cuando nº de unos es par y paridad impar
(paridad =1) cuando nº de unos es impar. Al añadir a una palabra el bit de
paridad esta palabra ampliada es siempre par.
La paridad detecta error en una palabra cuando el nº de errores es impar.
Paridad, código de distancia mínima 2. Se diferencian todas las palabras en
al menos 2 dígitos ya que si se modifica un solo bit es palabra impar que no
pertenece al código.
Otra forma de aplicar la paridad a conjuntos de “n” palabras binarias
consiste en añadir otra palabra más cuyos dígitos corresponden a las
paridades globales de los bis que ocupan la mis ma posición en las “n”
palabras.
Minguez
VIII-4
E. Digital
VI. Codificación Binaria
Realiza una detección en vertical de errores, complementaria a la paridad
horizontal. Veamos un ejemplo:
Posibilidad muy alta de detectar
errores, sólo no se detectan si están
en un número par en una fila o
columna. En el caso de detectar un
error en una sola fila y columna
puede corregirse partiendo del punto
de que en esa u otra fila y columna
no haya otros errores que se
compensen.
3.- Códigos Detectores Y Correctores De Error
En la transmisión y almacenamiento de palabras binarias pueden producirse
errores: la palabra expresa información errónea.
Un Código detecta errores cuando la modificación de uno o varios bits da
lugar a palabras que no pertenecen al código.
Distancia à permite analizar la forma de operar de los códigos detectores
de error.
Hamming desarrolló métodos detectores de error de distancia 3 y 4 basados
en los bit de paridad, permite corregir errores cuando afectan a un sólo bit.
Código Hamming de distancia mínima 3 utiliza paridades parciales
referidas a subconjuntos de dígitos de la palabra inicial.
El código Hamming de distancia mínima 4 es como el anterior añadiendo
un bit de paridad global. Descripción de cómo construir el método de
Hamming de distancia mínima 4.
Minguez
VIII-5
E. Digital
VI. Codificación Binaria
3.1 Construcción Del Código Hamming
•
Sea una palabra de 12 bits
•
Construir una palabra ampliada por un conjunto de paridades
parciales que se entremezclan con los bits de la palabra inicial.
Numeramos en binario los bits de la palabra ampliada [columna 1] Las
paridades parciales se refieren a las posiciones de los “unos” en el
número de cada bit, [columna 2] se han sustituido los “ceros” por _ y los
“unos” por símbolos diversos.
•
El primer bit de la palabra à paridad global, último en calcular. Los
bits de la palabra que sólo un grafismo se reservan para paridades
parciales [columna 3].
•
En el resto de los bits se colocan los dígitos de la palabra inicial
ordenadamente, reservando los bits con un solo “uno” para paridades
parciales.
•
Cada paridad parcial corresponde a un número con un solo “uno” y
se calcula sobre los bits cuyo número contiene un “uno” en la misma
posición; los bits con un grafismo se reserva para la paridad de todos
los bits que tienen ese mismo grafismo.
•
Una vez calculadas las paridades parciales se calcula la paridad
global de la palabra y se coloca en el valor menos significativo. Ya se
tiene la palabra ampliada completa en código Hamming.
Véase un ejemplo:
Minguez
VIII-6
E. Digital
VI. Codificación Binaria
3.2 Detección Y Corrección De Error
•
Comprobar si una palabra ampliada pertenece al código Hamming de
distancia mínima 4 –comprobar paridades parciales y global son
correctas-.
Ø
Comprobación de la paridad global se calcula sobre los bits de la
palabra ampliada y su resultado puede ser:
o
Paridad global = 0, no existe error o este afecta a un número par de
dígitos y no se puede corregir.
o
Paridad global = 1, existe error y afecta a un número impar de
dígitos, puede suponerse que afecta a un solo bit, es viable realizar la
corrección del error.
•
Comprobación de paridad parcial se calcula sobre los bits cuyo
número contiene un “uno” en la misma posición y se halla la paridad
del conjunto de ellos.
Minguez
VIII-7
E. Digital
•
VI. Codificación Binaria
Si la palabra pertenece al código Hamming todas comprobaciones de
paridad darán resultado ‘0’.
Nunca podemos estar seguros, pero si todas paridades dan resultado ‘0’, si
hay error serán cuatro o más y en número par pero eso es muy improbable
salvo que el sistema sea muy defectuoso.
En la siguiente tabla se indica el nº de bits de paridad necesario en el código
de Hamming de distancia mínima 4 según nº de bits de la palabra inicial.
Minguez
VIII-8
E. Digital
VI. Codificación Binaria
Minguez
IX-1
E. Digital
IX. Diversidad De Configuraciones CMOS
IX. TECNOLOGÍA CMOS. DIVERSIDAD DE
CONFIGURACIONES
(p.149, 169)
1.- Puertas Complementarias
Se construyen mediante dos planos “duales” transistores plano N y plano P,
a cada entrada le corresponden dos transistores uno en el plano P y otro en
el N conectados con la dualidad serie-paralelo.
Plano N transmite el valor ‘0’.
Plano P transmite el valor ‘1’ paro los
transistores conducen con entrada ‘0’.
La
combinación
serie-paralelo
de
transistores à amplia diversidad de
puertas: Se puede configurar cualquier
función que sea una serie de sumas y
productos con una inversión global.
Cada inversión dentro de la expresión algebraica da lugar a una puerta
adicional.
1.1 Características De Las Puertas Complementarias
Ø
Compuestas por solo transistores MOS à
Tamaño reducido
Autoaislados
No ∃ resistencias y
otros
(*)Área de integración reducida
Minguez
(*)
IX-2
E. Digital
Ø
IX. Diversidad De Configuraciones CMOS
Dos planos de transistores à Cada entrada un transistor PMOS y
otro NMOS conexiones duales è consumo estático nulo
Ø
Amplia diversidad de puertas à configurar puertas diversas y muy
complejas.
Limitaciones:
1 negación global siempre.
Cada negación parcial una puerta adicional.
Ø
Entradas de tipo capacitivo è Hay que cargar y descargar en la
conmutación
Tiempos de conmutación –velocidad
de trabajoFan-out (nº de puertas que se pueden
conectar a la salida de otra)
–velocidad de trabajoAporte de I puntual à consumo
proporcional a frecuencia
Ruido consecuencia del pulso de I
para conmutación
La entrada es capacitiva C muy pequeña carga aporta
elevadas V à Se puede perforar la puerta por la carga estática de
una persona. Hay que adoptar unas precauciones en el manejo de
estos integrados.
Ø
La salida de cada puerta es resistiva: Los planos de transistores
presentan una Ro . Esta resistencia afecta a:
-I suminis trable por la puerta
-Procesos de conmutación
-Inmunidad frente al ruido en potencia
Ø
Presencia de varios transistores en serie: aumentan la resistencia Ro ,
esto afecta a:I suministrable
Minguez
IX-3
E. Digital
IX. Diversidad De Configuraciones CMOS
Tiempos de propagación
Velocidad de trabajo
Inmunidad frente al ruido
Conviene limitar número de entradas de una puerta CMOS, no más de 5 ó 6
transistores en serie.
2.- Tipos De Salidas Y De Entradas
Las salidas tri-estado se pueden construir con adaptadores como esta:
E = 0 Corte
E = 1 salida mismo
valor que en entrada
Otro tipo de salidas: elimina el plano P, puerta incompleta –drenaje abiertoaunque más conocido como –colector abierto-. Esto es útil para conectar a
otra V ≠ alimentación para acoplo con otras familias lógicas...
Las entradas CMOS protegidas frente a sobretensiones con dos diodos en
polarización inversa.
Las salidas presentan un
efecto análogo a este.
Las entradas presentan V de conmutación, por debajo de ella entrada a ‘0’ y
por encima de ella entrada a ‘1’.
En entradas con histéresis; 2 tensiones de conmutación, de ‘0’ a ‘1’ en Vb y
de ‘1’ a ‘0’ en Va con Va<Vb ß entradas schmit. Sirven para evitar rebotes
cuando la variación es lenta.
3.- Puertas De Transmisión
Los MOS pueden ser utilizados como conmutadores para “dejar pasar” o
“no dejar pasar” la tensión de la entrada, la existencia o no de canal entre S
Minguez
IX-4
E. Digital
IX. Diversidad De Configuraciones CMOS
y D determina la R de paso sea reducida ( R < 100Ω ) ó elevada
(R
> 10mΩ ) ß NMOS como transistor de paso, puerta no inversora.
Para evitar la disminución del valor de tensión del ’1’se construyen las
puertas de transmisión con 2 transistores complementarios y un inversor. Se
representan:
VE = 0 T en corte, no
conducen
VE = Vcc T conducen, Vo llaga a
Vi .
La variable de control ha de actuar a través de 2 entradas en forma invertida
con lo cual el inversor son otros 2 transistores más. Puertas de transmisión
son también buenos interruptores analógicos.
4.- Realización CMOS De Las Estructuras Matriciales
Puertas CMOS complementarias son inversoras, no pueden construirse
directamente las puertas “y” y las puertas “o” de las matrices de
configuraciones reticulares. Pero la suma de productos puede sustituirse por
puertas “y-negada” (∑p = Nand(Nands)).
Al construir funciones con muchas entradas resulta que en uno u otro plano
tendrá muchos transistores en serie empeorando la calidad de la puerta
porque suman su R de paso.
La conexión en serie de transistores se evita utilizando puertas en paralelo y
el plano PMOS reducido a un transistor con entrada conectada a 0V.
Inconveniente consumo no nulo para salida ‘0’. Para solucionar esto
conectado el PMOS a una habitación que desconecta la puerta cuando no
interesa mantenerla activa.
Cuando se configura una puerta “y” con puertas NOR las entradas se
conectan al valor contrario al que tiene el vector de entrada.
Minguez
IX-5
E. Digital
IX. Diversidad De Configuraciones CMOS
El conjunto matriz “Y” -matriz “O” propio de las estructuras ROM, PAL y
PLA se sustituye por matrices Nor la primera son una inversión de sus
entradas y la segunda con una inversión de sus salidas.
5.- Dispositivos Programables
La construcción de circuitos integrados programables à insertar en cada
nudo un transistor y un dispositivo que permita eliminar su presencia. 3
tipos de dispositivos de programación.
Fusibles:
Estrechamiento en un conductor de material apropiado y que pueda fundirse
por efecto térmico por el paso de una intensidad elevada.
Los fusibles se utilizan en tecnologías bipolares, en dispositivos matriciales
de alta velocidad.
Antifusibles:
Conectados entre polisilicio y difusión separadas por Si O2 .
La perforación permite poner en contacto la difusión con el polisilicio.
Los fusibles se programan por acción de un campo eléctrico fuerte
producido por pulsos de tensión.
Estos dos sistemas son de tipo destructivo, no son reprogramables.
Transistores MOS de doble puerta
Son de tipo NMOS, puerta interior aislada eléctricamente y otra por encima
que actúa como entrada.
La
puerta
inferior
puede
almacenar carga (e -) y mantenerla indefinidamente, esta carga eleva la Vto
de 1V a 8V impidiendo que conduzca este transistor.
Minguez
IX-6
E. Digital
IX. Diversidad De Configuraciones CMOS
La propagación se produce por inyección de carga sobre la puerta aislada:
Ø
Puerta interior cargada negativamente è se opone a efecto de la
tensión de entrada en la otra puerta para la creación de canal à fuerte
elevación de la V umbral.
Ø
El transistor no conduce nunca su V umbral > Vcc.
Ø
Resultado è desconexión del transistor.
Ø
La carga de la puerta aislada mantiene la carga durante cientos de
años debido al buen aislamiento de Si O2
∃ métodos para eliminar la carga almacenada en la puerta aislada (borrar la
programación) los transistores de doble puerta son reprogramables.
EPROM:
borrado por luz ultravioleta à UVMOS.
E≡Borrable
Programación por fuerte corriente de canal y V relativamente alta (≈12V) en
puerta externa e- acelerados saltan del canal a la puerta.
Borrado por luz ultravioleta que proporcione energía para que los e- de la
puerta pasen otra vez al sustrato.
EEPROM:
borrado por corriente eléctrica à E2 PROM.
Reducción de espesor del oxido y solapamiento de puerta con drenaje
permite que el proceso sea reversible (carga y descarga de la puerta aislada
por corriente eléctrica).
Pulso
positiva
de
V
entre
puerta exterior y
drenaje à carga de la puerta interior. Pulso de V negativa entre puerta
exterior y drenaje à descarga la puerta interior.
Minguez
IX-7
E. Digital
La V necesaria es
IX. Diversidad De Configuraciones CMOS
± 12V . Borrado es individual presenta problemas de
sobreborrado è uso de dos transistores en serie:
FLASH:
borrado global, agrupación de los dos transistores de la celda E2 PROM en
uno solo.
Las dos puertas se solapan con la fuente y la puerta aislada ocupa la mitad
de longitud del canal à 2 semitransistores unidos: 1 de doble puerta que se
carga y descarga desde fuente y otro normal de puerta única:
Carga como el tipo EPROM. Descarga como tipo E2 PROM,pulsos de V
positiva sobre fuente que atrae los e- de la puerta aislada.
Incorpora las ventajas de los 2 anteriores.
-1sólo transistor
-borrado por corriente eléctrica en 1 segundo.
Minguez
IX-8
E. Digital
IX. Diversidad De Configuraciones CMOS
Minguez
X-1
E. Digital
X. Familias Lógicas Integradas
X. FAMILIAS LÓGICAS INTEGRADAS
(p.171, 194)
1.- Panorama General De Las Familias Lógicas integradas
1.1 Primeras Familias Lógicas: C. I. Con Transistores Bipolares
Las primeras puertas lógicas integradas eran una copia de las puertas con
transistores bipolares discretos à familia RTL:
Pronto se mejoraron en cuanto a velocidad y consumo puerta “y” con
diodos y un transistor como inversor à puerta Nand DTL:
Se plantea una segunda mejora añadiendo una etapa de salida amplificadora
de I y sustituyendo diodos por transistores mu ltiemisor è familia TTL
Etapa de salida aumenta I y
disminuye la
resistencia de salida. El transistor multiemisor
mejora la conmutación de la puerta. La puerta TTL
se alimenta a 5V. La tensión de conmutación es de
1.2V. La V de salida de ‘1’ es de 4V. La familia
Minguez
X-2
E. Digital
X. Familias Lógicas Integradas
TTL gran desarrollo en la década de los 70 à la serie LS sustituyo por
completo a la serie estándar –se utilizó en la década de los 80-. Series
avanzadas posteriormente aprovechan la reducción de dimensiones de los
transistores. Serie 74ALS, 74F y 74AS con tiempos cada vez menores a
costa de un mayor consumo. La serie 74LS es útil para recambio y
mantenimiento. Serie 74ALS à interbus, 74F à para frecuencia superior a
100MHz.
1.2 Desarrollo De Las Tecnologías MOS: Familias CMOS
Su integración presenta grandes dificultades por ser efecto superficial y
afectado por cualquier impureza dislocación è desarrollar técnicas de muy
alta limpieza ambiental, no disponibles hasta mediados años 70. Debido a
las grandes ventajas de los MOS determinaros un rápido desarrollo y
difusión.
Inicialmente fue más sencillo integrar transistores de canal P, pero pronto
fueron desplazados por los NMOS à mayor velocidad de conmutación.
La utilización de MOS como resistencias de polarización à configurar
puertas lógicas únicamente con transistores, se reduce el área de integración
è avance en miniaturización de la electrónica digital y reducción del
consumo.
Evolución de las puertas NMOS en relación con el transistor que actua
como resistencia:
Análisis circuital de los inversores anteriores es análogo:
Minguez
X-3
E. Digital
Ø
Para
X. Familias Lógicas Integradas
Vi < VTO
à transistor inferior en corte y el superior comunica
a la salida Vcc:
Vo = Vcc = 1
desplazamiento de dicha tensión:
Ø
Para
Vo >> VTO
(en le segundo se produce un
Vo = Vcc − VTO ).
à transistor inferior conduce y también el superior:
establecer una relación para que el transistor inferior presente una
resistencia mucho menor que el otro y la Vo sea muy pequeña
Vo << 1V = 0 .
La tecnología NMOS actual emplea puertas con plano N y un MOS de
empobrecimiento como resistencia. Aprovechan toda Vcc ya que
y
Vol = 0V , consumo reducido Ri ≈ ∞
Voh = Vcc
→ tecnología apropiada para
integración de muy alta densidad y se utiliza en grandes bloques digitales.
La utilización conjunta de transistores de canal N y canal P (CMOS)
consumo estático nulo.
La primera familia CMOS fue la 40 pero tenía fuertes limitaciones de
velocidad e inmunidad frete al ruido. Amplio rango de V, de 3 a 18V, y
rizado hasta 10%, su velocidad depende de Vcc 200ns a 3V hasta 20ns a
15V.
La gran difusión anterior de la familia TTL habituó a quienes trabajaban
con ella a conocer los números y terminales de estos circuitos y por ello
desarrollaron la serie 74C compatible con la familia TTL.
La 74C eran algo mejores que la 40, pero muy pronto el desarrollo de las
tecnologías los transistores se hicieron cada vez más pequeños y por
consiguiente más rápidos.
La serie 74HC à velocidad de trabajo igual a la LS-TTL y también
inmunidad frente al ruido.
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Para facilitar el uso en conjunto de la familia TTL y CMOS aparece la serie
74HCT compatible en V y en corriente (conexión directa entre ambas).
Recientemente han aparecido la serie 74AHC y 74AC con tp de 5 y 3ns
respectivamente.
1.3 Lógica “Interbus”
Circuitos que han de colocarse en medio de un bus, requieren prestaciones
especiales
à t p muy pequeños
à Alta I de salida
Serie 74ALS adecuada para circuitos interbus
El desarrollo por otra parte de tecnología BiCMOS también muy apropiada
I alta de salida y evita el fuerte efecto capacitivo de los MOS de gran
anchura, la serie que se ha consolidado es la 74ABT con tiempos de
propagación < 3ns e I de 32 y 64 mA para el ‘1’ y el ‘0’ respectivamente.
1.4 Lógica De Baja Tensión
En la última década ha adquirido gran importancia el desarrollo de circuitos
de muy bajo consumo, sistemas portátiles, aplicaciones médicas, sistemas
de alimentación ininterrumpida o por energía solar,...
En CMOS consumo estático nulo, no así el dinámico, apreciable a altas
frecuencias, y depende cuadráticamente de la tensión de alimentación.
Se han desarrollado series de bajo voltaje de tensión nominal es 3.3 V y
abarca desde 1.2 a 3.6 V, estas V cubren las baterías y pilas de pequeño
tamaño. Serie 74LV equivalente a 74HC para bajas V. Una serie BiCMOS
para baja tensión 74LVT en el intervalo 2.7 a 3.6 V.
1.5 Lógica De Muy Altas Velocidades
Para trabajar a muy altas velocidades (mayores de 50MHz) se utilizan series
especiales con bajos tiempos de propagación. 74AC hasta 80MHz. Las
familias TTL 74F y 74AS llegan a 100 y 150MHz. Para velocidades
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mayores se utiliza la serie ECL que trabaja en corriente, consumo
relativamente alto, sin ruido autoinducido.
2.- Características A Tener En Cuenta En Una Familia Lógica
Las características funcionales a tener en cuenta son:
•
Esquema y comportamiento circuital de la puerta básica
Conocer esquema del circuito que configura la puerta básica, comprender
comportamiento eléctrico en los dos estados boléanos.
•
Tensión de alimentación
La V típica es de 5V propia de las familias TTL (entre 4.75 y 5.25V) y
rizado muy reducido. Las puertas CMOS admiten V diferentes y admiten
un cierto rizado.
•
Tensiones e intensidades Vo , Io , Vi , Ii , para ambos valores boléanos
ViLmax à V máx. que la entrada entiende como ‘0’
ViHmin à V min. que la entrada entiende como ‘1’
IiL à I en la entrada cuando su valor es ‘0’
IiH à I en la entrada cuando su valor es ‘1’
VoL à V de salida para el ‘0’
VoH à V salida para valor ‘1’
Los datos anteriores se representan en los diagramas siguientes:
Queda
reflejado
también el
margen de
tensión
para cada valor booleano.
•
Velocidad de trabajo
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Dato fundamental. Determina la capacidad de operación. Si la velocidad
de trabajo lo permite se puede reducir el sistema a mínimo ya que se
reduce el tamaño y coste económico.
•
Consumo
La fuente de alimentación ha de suministrar intensidad suficiente de
acuerdo con el consumo global del sistema.
La energía consumida se disipa en forma de calor desalojado para evitar
aumento excesivo de temperatura.
I alimentación y disipación de calor 2 aspectos a tener en cuenta en el
diseño de sistemas digitales.
Los datos de los catálogos indican el consumo total y no el de una puerta
individual.
P = I cc ·Vcc el consumo dinámico depende de la frecuencia
de conmutación.
•
Conectividad
Se emplea el parámetro “fan-out” (abanico de salida), capacidad de carga,
nº de entradas que pueden conectarse sobre la salida de una puerta lógica:
- Cociente entre intensidades de salida y entrada
Io
para cada
Ii
valor booleano.
- Cociente entre capacidad de carga que la salida puede soportar y
la capacidad equivalente de las entradas
CL
una carga mayor
Ci
disminución velocidad de trabajo.
En TTL limitación viene dada por
Io
CL
y en CMOS viene dada por
.
Ii
Ci
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El término “fan-in” (abanico de entrada), limitación en cuanto al número
máximo de entradas con que puede construirse una puerta depende de la
estructura de la misma. En CMOS no puede ser superior a 6 u 8 entradas ya
que varios MOS en serie empeora la puerta (Empeora velocidad e
inmunidad frente al ruido).
Interesa conocer disponibilidad de opciones de entradas y salidas:
Ø
Entradas con histéresis
Ø
Salidas con una R de valor alto conectada a 0V (pulldown) ó a Vcc
(pullup) para asegurar una inicialización determinada
Ø
Salida en colector o drenaje abierto: puertas incompletas requieren
Rp , útiles para acoples entre familias,...
§
Coste
Parámetro esencial en cualquier diseño, entra en competencia con otras
especificaciones de diseño, suele ser uno de los parámetros más
importantes.
3.- El Ruido En Los Sistemas Digitales
En el entorno de los sistemas digitales siempre se encuentran señales de
tipo electromagnético, inciden sobre ellos procedentes del medio y
procedentes de los propios circuitos.
Se les llama ruido y son indeseables en sistemas electrónicos, pueden
afectar a su funcionamiento. El ruido electromagnético es mayor en
plantas industriales. Se transmite a través de los cables y a través del
ambiente.
3.1 Mecanismos Físicos De Generación Y Captación De Ruido
Parte de la energía del circuito puede afectar a otros circuitos próximos y
les producen multitud de efectos parásitos.
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Los circuitos electromagnéticos serán afectados por campos eléctricos,
magnéticos y electromagnéticos. Principales mecanismos de generación o
captación de ruido.
§
Variaciones de V debidas a variaciones de I en elementos
autoinductivos.
§
Bucles de I (espiras) como receptores y emisores
§
Oscilaciones por presencia de autoinducciones y capacidades
parásitas
§
Acoplo capacitivo entre conductores próximos.
§
Impedancia común en líneas de retorno de señales.
3.2 Medida De La Inmunidad Frente Al Ruido
Intervalo dentro del cual no produce errores sobre valores boléanos. La
inmunidad frente al ruido debe considerarse en términos de tensión y de
potencia. El efecto del ruido se considera sobre nudos boléanos.
3.3 Diseño Para Evitar La Producción Y La Recepción De Ruido
Es importante reducir la generación de ruido prescindiendo de reles,
contactotes, etc. Apantallar transformadores, bobinas,...
•
Condensadores de desacoplo:
Las oscilaciones
producen
acoplos entre capacidades à se evitan con pistas no muy largas y
condensadores de filtrado de alimentación. Los condensadores no
electrolíticos proporcionan los picos de variación rápida de I. Además
configuran un filtro LC paso-bajo y divide los bucles de intensidad.
•
Apantallamiento y separación galvanica:
Cuando un sistema va
a trabajar en situación de alto ruido es necesario apantallarlo por una
carcasa
de
tipo
ferromagnético
(jaula
galvánicamente entradas y salidas si es
de
Faraday)
y
aislar
posible (acopladores
optoelectrónicos). Carcasas de 2 materiales exterior cobre, interior
ferromagnético.
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•
Filtro de red:
X. Familias Lógicas Integradas
Escenario filtrar las perturbaciones de alta
frecuencia que se transmiten a través de la red e impedir que el circuito
transmita interferencias hacia la red.
•
Plano de masa:
Es interesante una buena distribución de masa.
Lo ideal es disponer de un plano de masa completo.
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