Subsistemas analógicos

Subsistemas Analógicos
Problemas Resueltos
Capítulo 4.
Problemas Resueltos.
Mezcladores.
Problema 1.
1.- El circuito de la figura es un mezclador de 4 diodos doblemente equilibrado
donde:
• El transformador es ideal con relación de transformación 1:1
• Los diodos son ideales
• VOL>>VRF
a.- Hallar la expresión de vO(t)
b.- Hallar la ganancia de conversión
c.-Indicar qué ventajas ofrece este mezclador frente al de dos diodos
simplemente equilibrado.
d.- Se quiere utilizar este circuito para obtener la mezcla de dos señales
senoidales puras de frecuencias:
FRF=500KHz
FOL=100KHz
para obtener la frecuencia suma de ambas.
d.1.- Representar todos los productos de intermodulación hasta n=3.
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d.2.-Se desea que todos los productos de intermodulación estén
atenuados un mínimo de 40dB respecto al tono suma de frecuencias deseado.
Para ello se utiliza un filtro pasabanda RLC centrado en FRF+FOL. Hallar R y L si
se elige C=10nF.
•
Solución.
Apartado a
Se trata de un mezclador en anillo basado en cuatro diodos idéntico al analizado en
teoría, por ello aprovecharemos las expresiones calculadas en su momento.
Demostramos que en los semiciclos positivos de tensión del oscilador local los diodos
D1 y D2 conducían mientras que D3-D4 estaban en corte. En los negativos sucedía lo
contrario pudiendo expresar la tensíon de salida en función de un pulso p(t) definido:
si v OL > 0
1
p (t ) = 
− 1 si vOL < 0
y con un DSF:
p (t ) =
4 ∞ sen( 2n + 1)ωOL t
∑ 2n + 1
π n =0
Sustituyendo estas ecuaciones en la expresión de la tensión de salida obteníamos:
v s ( t ) = v1 ( t ) p (t ) =
∞
sen( 2 n + 1)ωOLt
4
sen( ωRF t ) ∑
π
2n + 1
n =0
La expresión final que nos va a proporcionar la información sobre armónicos y
ganancias de conversión es:
v s (t) =
2V1 ∞ cos[( 2 n + 1)ωOL − ωRF ] ⋅ t − cos[( 2n + 1)ωOL + ωRF ] ⋅ t
∑
π n= 0
2n + 1
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Apartado b.
Definíamos la ganancia de conversión de la forma:
 2V1 2

 PFI 
 π 2 RL
Gc = 20 log 
 = 20 log 
2
 PRF 
 V1
 2R
L




4
 = 20 log  π  ≈ −4 dB
 



El rendimiento en potencia del circuito es de un 40%. El resto se reparte entre los
productos de intermodulación.
Apartado c.
La respuesta es inmediata como se vio en teoría:
Este circuito reduce notablemente el número de armónicos al no aparecer el término
 V1 
  sen( 2πf RF t ) , lo que se traduce en una mayor eficiencia y rendimiento en potencia.
2
De hecho aprovecha un 40% de la potencia de entrada mientras que el simplemente
balanceado tan solo un 10%.
Apartado d.1.
Los productos de intermodulación con las frecuencias indicadas resultarán:
Para n=0
2V1
[cos (2π( 400 KHz )t − cos (2π(600 KHz )t ]
π
Para n=1
2V1 1
[cos(2π( 200 KHz )t − cos (2π(800 KHz )t ]
π 3
Para n=2
2V1 1
[cos(2π( 0 KHz )t − cos(2π (1000 KHz )t ]
π 5
Para n=3
2V1 1
[cos(2π( 200 KHz )t − cos (2π(1200 KHz )t ]
π 7
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Para representarlos gráficamente lo más sencillo es hacerlo en el dominio frecuencial.
Esta conversión resulta muy sencilla, basta recordar que podemos expresar el coseno de
la forma:
e j 2π f 0 t + e − j 2 πf 0 t
cos( 2πf 0 t ) =
2
Sabemos que la transformada de Fourier será:
 e j 2 πf 0 t + e − j 2πf 0t
TF 
2

 δ( f − f 0 ) + δ ( f + f 0 )
=
2

Así que por ejemplo para n=1 tendríamos en el dominio frecuencial:
1 2V1 1
[δ ( f − 400 KHz) + δ ( f + 400 KHz) - δ ( f − 600 KHz) - δ( f + 600 KHz) ]
3 π 2
De la misma forma tendríamos deltas desplazadas a las frecuencias 200, 800, 0, 1000
y 1200 KHz para el resto de armónicos.
Bastará realizar la representación positiva pues las deltas son simétricas:
V 1/π
10V 1 /21 π
V1 /5π
V1 /π
-V 1/7π
-V1 /5π
-V 1/3π
Representación de los armónicos hasta orden 3.
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Apartado d.2.
Pretendemos conseguir una atenuación de 40 dB mediante la utilización de un filtro
RC centrado en fRF + fOL :
Sabemos que el filtro encuentra su
frecuencia de resonancia cuando XL=XC, es
1
1
decir, ω ⋅ L =
⇒ ω=
ω⋅ C
L ⋅C
Entonces, si f OL + f RF = 600 KHz tendremos L =
1
= 7 µH .
4π 360000 ⋅ 103 ⋅ C
2
El módulo de la impedancia correspondiente al filtro es:
Z =
R
1 

1 + ω ⋅ RC −

ω⋅ L 

El armónico más problemático será el f RF − f OL por ser el que se situará más cerca
de la señal información. Como queremos que la atenuación sea de al menos 40 dB
podemos calcular el módulo de la impedancia para la frecuencia central (500 KHz)
expresado en dB, y luego restarle la atenuación deseada. Eso deberá ser igual al módulo
en dB de la impedancia a la frecuencia problemática (400 KHz):
(
)
(
)
20 log | Z | ω = 2π 400⋅10 3 = 20 log | Z | ω =2 π 500⋅10 3 − 40 dB
De esta ecuación y sabiendo que C = 10 nF obtenemos que R = 3k2 Ω .
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PLLs
Problema 3.
En el PLL de la figura se muestran los principales parámetros de los distintos bloques
que lo conforman. La frecuencia central de VCO es de 2.5 MHz. La frecuencia deseada
de salida debe ser 2 MHz.
a.-Determinar el valor necesario (n) para obtener los valores de frecuencia
deseados y el error de fase constante (en régimen estacionario) que pueden
presentar las señales de entrada al detector de fase.
b.-Calcular los valores de R1 , R2 y C del filtro Paso-bajo.
c.-Obtener el margen de Hold-in y Lock-in del PLL.
Error de fase de un PLL de 2º orden y Tipo I ante un escalón de la frecuencia de referencia para varios valores de
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ξ
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Apartado a.
En primer lugar debemos tener en cuenta dónde se encuentra la salida nuestro
circuito; en este caso entre el VCO y un divisor de frecuencia cuyo valor desconocemos
por ahora. La misión de este divisor no es más que la de dividir la frecuencia que le
llega por un factor.
Debemos partir del hecho de que una vez el PLL se ha enganchado, las frecuencias de
entrada al detector de fase deben de ser idénticas. Esto nos va a permitir calcular casi
siempre datos de utilidad para resolver los problemas. Concretamente, en nuestro caso
la frecuencia de salida del divisor (fn ) debe ser igual a la de la señal de entrada (fs), que
a su vez coincide con la de salida del VCO dividida por n:
fn = fs =
fo
n
Puesto que la frecuencia deseada de salida es 2 MHz y la de la señal de entrada es
100 KHz, tenemos datos suficientes para calcular el valor el divisor de frecuencia:
n=
fo
2 MHz
=
= 20
f s 100 KHz
Analicemos ahora las expresiones que nos harán falta para poder determinar, junto
con la gráfica adjunta, el valor del máximo error de fase. Lo más lógico es empezar por
aquellas expresiones que conocemos y observar si podemos obtener alguna relación
interesante.
Sabemos que la tensión a la salida del detector de fase (Vd) será aproximadamente
igual a V', pues el filtro es pasivo, entonces:
Vd = K d ⋅ Φ e ≈ V '
Por otra parte, la tensión de control (Vc) será 0.01 veces V':
Vc = 0.01 ⋅ V '
Si la frecuencia central del VCO es de 2.5 MHz y la deseada es 2 MHz, existe un
salto frecuencial de 0.5 MHz (∆f ' ). Sin embargo, debemos tener cuidado porque el
salto en frecuencia real con el que trabajará el PLL será de 0.5 MHz/n. Recordemos que
los saltos de fase y frecuencia se detectan en las señales de entrada al detector de fase,
y ahora tenemos un divisor antes del detector. Entonces:
∆f =
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∆f ' 0.5 MHz
=
= 25 KHz
n
20
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Este valor nos permite utilizar otra expresión de las vistas en teoría:
∆f = Vc ⋅ K v = 0.01 ⋅ V '⋅K v = 0.01 ⋅ K v ⋅ K d ⋅ Φ e
Bastará despejar el error de fase:
Φe =
∆f
25 KHz
=
= 0.5 rd.
0.01 ⋅ K v ⋅ K d 0.01 ⋅ 10 7 ⋅ 0.5
Apartado b.
Para calcular los valores del filtro necesitamos conocer la pulsación natural del PLL,
definida en el apartado 10. Para ello tendremos que utilizar la gráfica adjunta en la que
nos presentan la relación entre el desfase, el salto en frecuencia y la frecuencia natural.
Puesto que el enunciado del problema no nos proporciona información sobre el valor
de ξ , debemos asumir el valor óptimo de diseño, es decir, ξ = 0.7 . Además, por
tratarse de régimen estacionario tenemos que leer sobre la gráfica el valor una vez que
ésta se ha estabilizado ( ≈ 1.3 ). No hay que confundirlo con el valor máximo que sería
1.5. Utilizando la expresión indicada en la gráfica:
Φe ⋅ f n
= 1.3
∆f
→
fn =
1.3 ⋅ ∆f
= 65 KHz
Φe
La pulsación natural será: ωn = 2π ⋅ f n = 408.407 Krd/s
Como los desarrollos de las funciones de transferencia del filtro y PLL fueron
descritos con detalle en teoría los omitiremos ahora, utilizando directamente las
expresiones calculadas
-Función de transferencia del Filtro:
Recordemos que se trata de un Lead-Lag pasivo, por tanto:
F(s) =
1 + τ 2s
1 + τ1 s
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con τ2 = R 2 ⋅ C y τ1 = ( R 2 + R 1 ) ⋅ C
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-Función de transferencia del PLL:
Es de la forma,
 1 + τ2 s 
K

K[1 + τ2 s ]
1 + τ1 s 

H(s) =
=
 1 + τ2 s  K + (1 + τ2 K)s + τ1s 2
s + K

 1 + τ1s 
Reordenando:
H(s) =
1 + τ2 s
1
 τ1
1 +  + τ2 s + s 2
K
 K
Tan sólo queda plantear las relaciones entre esta expresión y la normalizada y fijar un
valor razonable de condensador para obtener los valores que buscamos:
ξ=
1 
1
ωn  τ2 + 
2 
K
ωn =
K
τ1

→

→ τ1 =
τ2 =
K
ωn
2
2ξ 1
− = R2 ⋅C
ωn K
= R1 ⋅ C + R 2 ⋅ C
Despejando finalmente R1 y R2 :
K
− R2 ⋅C
ωn
R1 =
= 12.24 MΩ
C
2ξ 1
−
ωn K
R2 =
= 3.26Ω
C
Fijando un condensador de capacidad C=1 µF ,
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Apartado c.
Para calcular el margen de Lock-in bastará aplicar la expresión vista en teoría:
∆ωL ≈ 2ξωn = 2 ⋅ 0.707 ⋅ 408.407 ⋅ 10 3 = 577.48 KHz
Por otra parte, el margen de Hold-in atenderá a la expresión:
∆ωH = K v ⋅ F(0) ⋅ u d | max
donde u d |max = Φ e |max ⋅K d = 0.5 ⋅ 0.5 = 0.25 V y F(0)=1 por tratarse de un filtro pasivo.
El margen de Hold-in es finalmente:
∆ωH = 10 7 ⋅ 1 ⋅ 0.25 = 2.5 MHz
Como cabía esperar el margen de Lock-in es inferior al de Hold-in.
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