02-03 Examen de problemas de la tercera evaluacion

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LÓGICA DIGITAL
Examen de la tercera evaluación
Problema 1 (1'5p)
El circuito de la figura es un reloj digital basado en 8085.
Especificar si cada uno de los dispositivos está situado en memoria o en E/S y dibujar el mapa de
memoria y el de E/S
Problema 2 (1,5p)
El siguiente código corresponde a un programa en ensamblador 8085.
ORG 3000H
Antes de ejecutar el programa los contenidos de la memoria y de los
registros del micro son los siguientes (todo en hexadecimal).
LDA 3100H
1. Describir que hace el programa.
LXI H,3101H
2. ¿Cómo quedará la memoria y los registros después de la ejecución del
ADD M
programa?
INX H
ADD M
INX H
ADD M
INX H
ADD M
STA 3105H
HLT
Posición
de
memoria
contenido
30FA
21
30FB
10
30FC
12
30FD
0
30FE
0
regis
tro
Posición
de
memoria
contenido
contenido
regis
tro
0
30FA
A
B
0
30FB
B
C
0
30FD
C
D
0
30FE
D
E
0
30FF
E
H
0
L
0
A
30FC
30FF
0
3100
12
3101
45
3102
65
3103
12
3104
45
3105
1
3106
12
3107
0
3108
0
3108
3109
0
3109
esta
do
3100
3101
H
3102
L
3103
esta
do
0
3104
PC
3000
3105
SP
5000
3106
3107
contenido
PC
SP
Problema 3 (3'5p)
Una central que suministra energía eléctrica dispone de 4 generadores, cada uno de los cuales puede
producir una potencia máxima de 200KW (pudiendo llegar a entregar una potencia máxima de
800KW entre todos). El funcionamiento de la central es el siguiente:
• El primer generador estará siempre funcionando, por pequeño que sea el consumo demandado, el
segundo generador entra a funcionar cuando el consumo llega a 200KW, el tercero cuando llega
a 400KW y el cuarto cuando llega a 600KW.
• Se ha dado cierta histéresis en la desconexión de los generadores de forma que el cuarto
generador se desconecta cuando el consumo baja de los 500Kw, el tercero cuando lo hace por
debajo de los 300KW y el segundo por debajo de los 100KW.
• En todo momento la central recibe información sobre la potencia demandada codificado en
binario con tres bits de la siguiente forma:
ABC
•
CONSUMO(KW)
000
0<consumo<100
001
100 consumo<200
010
200 consumo<300
011
300 consumo<400
100
400 consumo<500
101
500 consumo<600
110
600 consumo<700
111
700 consumo<800
Los incrementos en la demanda siempre se producen en saltos pequeños, de como máximo
100KW en un segundo.
Se desea diseñar un autómata de Moore que controle la central a través de 4 señales G3, G2, G1,
G0, activas a nivel alta, que indiquen cuando va a estar activo cada uno de los cuatro generadores.
a) Realizar el diagrama de estados, explicando claramente su funcionamiento.
b) Realizar el circuito a partir de biestables tipo D.
Problema 4 (3'5p)
El circuito de la figura es un selector de datos que funciona
de la siguiente forma:
A, B e Y son números binarios de 8 bits en binario puro sin
signo.
El circuito saca por Y el mayor de los dos números A y B
SELECTOR
A0
A1
A2
A3
A4
A5
A6
A7
B0
B1
B2
B3
B4
B5
B6
B7
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
Diseñar el ciruito a partir de dispositivos integrados para que
se comporte según se pide. Explicar detalladamente el
diseño del circuito, y cual es la función de cada uno de los
dispositivos utilizados
Problema 5(3'5p)
Se quiere diseñar un sistema para enviar datos de 8 bits a través de una línea serie, según el
siguiente diagrama de bloques:
conversión paralelo a serie
entrada0
entrada1
entrada2
entrada3
entrada4
entrada5
entrada6
entrada7
D0
D1
D2
D3
D4
D5
D6
D7
conversión serie a paralelo
salida
entrada
CLK
D0
D1
D2
D3
D4
D5
D6
D7
salida0
salida1
salida2
salida3
salida4
salida5
salida6
salida7
CLK
señales de
control
señales de
control
control
CLK
DATO
CLK
DATO
sistema de
control
En el, el bloque de la izquierda carga el dato de 8 bits y lo convierte a série, transmitiéndolo en 8
pulsos de reloj por la línea serie. El bloque de la derecha recibe en 8 pulsos de reloj el dato por la
línea serie y lo convierte a paralelo sacándolo por las lineas salida7..salida0. El sistema de control
genera las señales necesarias para que los dos bloque funcionen correctamente.
La señal DATO, será un pulso a nivel bajo cuando haya un dato disponible en la entrada
(entrada7..entrada0), y será la señal que marque el inicio del envío del dato, que durará 8 pulsos de
reloj, quedando disponible en las salidas hasta que se envie un nuevo dato.
Para realizar el circuito se vana utilizar los componentes que aparecen en el esquema de la página
siguiente, usando para los conversores 74LS194, y para el control un 74LS161 y las puertas lógicas
que se crea necesario.
Completar el esquema del circuito, justificando claramente las conexiones que se hagan y la
función de cada uno de los dispositivos.
13
14
15
serie
CLR
1
11
6
5
4
3
2
7
9
10
12
13
14
15
74LS194A
74LS194A
QA
QB
QC
QD
RCO
CLK
ENT
ENP
LOAD
14
13
12
11
15
U5
74LS161A
2
10
7
9
3
4
5
6
A
B
C
D
CLR
CLK
CLK
D QD
C
B QC
A
SR QB
SL
S0 QA
S1
U3
U4
DATO
12
13
14
15
74LS194A
74LS194A
CLK
D QD
C
B QC
A
SR QB
SL
S0 QA
S1
CLK
D QD
C
B QC
A
SR QB
SL
S0 QA
S1
U1
U2
11
6
5
4
3
2
7
9
10
CLR
11
6
5
4
3
2
7
9
10
12
1
CLK
D QD
C
B QC
A
SR QB
SL
S0 QA
S1
CLR
11
6
5
4
3
2
7
9
10
CLR
1
1
salida7
salida6
salida5
salida4
salida3
salida2
salida1
salida0
1
12
13
14
15
Circuito del problema 5
entrada7
entrada6
entrada5
entrada4
entrada3
entrada2
entrada1
entrada0
5Mhz
1
36
2
U1
RST-IN
X1
X2
5
6 SID
TRAP
INTR
INTA
S0
S1
HOLD
READY
8085
9
8 RST 5.5
7 RST 6.5
RST 7.5
10
11
29
33
39
35
AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
A8
A9
A10
A11
A12
A13
A14
A15
12
13
14
15
16
17
18
19
21
22
23
24
25
26
27
28
30
ALE 31
WR 32
RD 34
IO/M 3
RST-OT 37
CLKO 4
SOD 38
HLDA
1
U8A
2
74HC04
G
3
4
7
8
13
14
17
18
U3
D0
D1
D2
D3
D4
D5
D6
D7
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
74HC374
1
11 OC
CLK
4
Y0 5
Y1 6
Y2 7
Y3
74HC139
U9A
2
3 A
B
1
2
5
6
9
12
15
16
19
5
6
7
4
3
2
1
17
16
15
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
8
10
CS
WE
5
6
7
4
3
2
1
17
16
15
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
8
10
CS
WE
8
7
6
5
4
3
2
1
23
22
19
21
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
18
20
CE
OE/VPP
U5
2114
14
13
12
11
D0
D1
D2
D3
U6
2114
O0
O1
O2
O3
O4
O5
O6
O7
PB7
PB6
PB5
PB4
PB3
PB2
PB1
PB0
CS
RESET
A1
A0
WR
RD
6
35
8
9
36
5
37
38
39
40
1
2
3
4
PA7
PA6
PA5
PA4
PA3
PA2
PA1
PA0
D7
D6
D5
D4
D3
D2
D1
D0
27
28
29
30
31
32
33
34
OUT1
G1
CLK1
10
11
9
OUT0
G0
CLK0
21
A1
A0
WR
RD
20
19
23
22
D7
D6
D5
D4
D3
D2
D1
D0
1
2
3
4
5
6
7
8
U4
2732
25
24
23
22
21
20
19
18
13
14
15
CS
8253
PC7
PC6
PC5
PC4
PC3
PC2
PC1
PC0
OUT2
G2
CLK2
U7
10
11
12
13
17
16
15
14
17
16
18
9
10
11
13
14
15
16
17
Circuito del problema 1
8255
U10
13
12
11
10
9
15
14
VCC_CIRCLE
A
B
C
D
E
F
G
74LS47
1
2
4
8
BI_RBO
RBI
LT
13
12
11
10
9
15
14
U14
7
1
2
6
4
5
3
A
B
C
D
E
F
G
74LS47
1
2
4
8
BI_RBO
RBI
LT
13
12
11
10
9
15
14
U13
7
1
2
6
4
5
3
A
B
C
D
E
F
G
74LS47
1
2
4
8
BI_RBO
RBI
LT
13
12
11
10
9
15
14
U12
7
1
2
6
4
5
3
A
B
C
D
E
F
G
74LS47
1
2
4
8
BI_RBO
RBI
LT
U11
Displays de 7s
7
1
2
6
4
5
3
14
13
12
11
D0
D1
D2
D3
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