Relación 2

Sistemas Elect. Digitales
Relación 2 de Problemas
1.- Realizar la función f = Σ (1,2,3,6,7) con MUX de 1, de 2 y de 3 variables de control. Discutir el
coste y dar la solución óptima razonable.
2.- Realizar con MUX-2 la función f = x 2 x 3 + x1x 4 x 5 + x1x 2 x 4 + x1x 4 x 5 + x1x 3 x 5 + x 3 x 4 x 5 . Repetir
con MUX-3.
3.- Contestar razonadamente si es posible construir un MUX-n usando como elemento MUX-m,
poniendo un ejemplo si es posible, para los casos:
a) m < n
b) m > n
4.- Un MUX-n puede realizar una función de n + 1 variables si existe alguna entre ellas en doble
rail. Esta función también puede ser realizada utilizando MUX-m, con m < n. Discutir el coste
(número de módulos, número de terminales, número de conexiones, etc.) de cada una de esas
líneas de diseño.
5.- Analizar el circuito de la figura.
0
0
0
1
x5
2
0
3
0
x2
x4
1
x4
0
2
x2
1
3
x5
0
0
0
1
x2
2
0
3
0
0
z
x1
x3
1
x2
2
3
0
x4
x5
6.- Analizar el circuito de la figura.
c
0
a
0
d
1
b
1
e
Dept. Electrónica
1
z
Sistemas Elect. Digitales
Relación 2 de Problemas
7.- Sea f(a,b,c,d,e) = ∑ (0,1,2,3,5,7,8,9,10,11,13,15,17,19,21,23,24,25,26,27,29,31) . Realizar esta
función en los siguientes casos:
a) Con MUX-2, y a b como variables de control en el primer nivel.
b) Con MUX-2, sabiendo que sólo la variable b está en doble rail.
c) Con MUX-2, sabiendo que sólo la variable e está en doble rail y que b es variable de control
en el primer nivel, de forma que de la solución óptima.
8.- Realizar la función f = x1x 2 +x1x 2 x 3 +x1x 3 x 4 , con MUX-1 y MUX-2:
a) MUX-2 en el nivel de salida y MUX-1 en el nivel de entrada.
b) MUX-1 en el nivel de salida y MUX-2 en el nivel de entrada.
9.- Realizar a nivel de puertas un DEMUX (1:2):
a) con puertas AND
b) con puertas NAND
c) Utilizar este módulo para realizar un DEMUX (1:4).
10.- Se dispone de decodificadores completos 2:4 con señal EN activa en valor alto (H). Realizar:
a) Un decodificador 1:2 de las mismas características.
b) Un decodificador 3:8 de las mismas características.
c) Un decodificador 4:16 de las mismas características.
11.- Realizar con un decodificador y las puertas lógicas necesarias las siguientes funciones:
∑ (0,2,4,6,8,10,11,12,18,20,22,26,27)
b) f = ∏ (0,2,9,11,13,15,16,18,25,27,28,31)
a) f =
c) f = bcd + abd + abde + abc + abde + abd + d
siendo d = d(a,b,c,d,e) = abcde + abde
d) f = ∑ (0,1,3,8,9,11,15,16,17,19,24,25,29,30,31)
e) f = ∑ (0,1,4,5,6,7,8,9,10,12,14)
∑ (0,1,2,3,6,7)
= ∑ (0,1,6,7,14,15)
= ∑ (0,1,2,3,8,9)
= ∑ (0,1,2,3,6,7,20,21,26,27,28)
= ∑ (0,1,6,7,14,15,16,17,19,20,24,27)
= ∑ (0,1,2,3,8,9,16,20,26,28,30)
f1 =
f2
f3
g) f1
f2
f3
12.- Realizar con decodificadores y el menor número de puertas lógicas, las funciones:
a) f = ∏ (5,7,8,9,10,14,15)×d(1,2,3)
b) f = ∑ (0,1,3,4,7,11,12,13)+d(8,10,15)
Dept. Electrónica
2
Sistemas Elect. Digitales
Relación 2 de Problemas
c) f = vxyz + vuxy + vuyz + vuxy + vuxy + v u x y + vxyz + v u x y
d) f = ∑ (1,2,3,6,8,9,14,17,24,25,26,27,30,31) + d(4,5)
e) f = ∏ (2,3,6,13,15,19,20,22,25,26,27,28,29) × d(0,7,12,18,24)
f) f = ∑ (1,2,3,6,8,9,14,17,24,25,26,33,34,35,38,40,41,42,44,45,46,49,53,56,57,58,60,61,62)
13.- Implementar con un decodificador adecuado y la lógica externa necesaria las siguientes
funciones booleanas: F1 = x y z + x z , F2 = x y z + xy , F3 = x y z + x y
14.- Implementar las funciones del apartado anterior con los multiplexores adecuados.
15.- Analizar el circuito de la figura y obtener:
a) Una expresión algebraica de la función f y su mapa de Karnaugh.
b) Su implementación mínima en 2 niveles utilizando puertas NOR, y utilizando puertas
NAND. Indicar cual de las dos implementaciones es la de menor coste. (Suponer que se
dispone de todas las señales de entrada en forma directa y en forma complementada)
a b c
a
d
00
000
01
001
Bit
10
Menos
Signif.
010
11
Bit
Menos
Signif.
011
f
00
100
b
01
101
d
10
Bit
Menos
Signif. 11
110
111
16.- Diseñe un circuito lógico que convierta un número de cuatro bits de formato signo-magnitud al
formato complemento a 2 usando módulos de decodificación y codificación.
17.- Utilizando módulos MSI de decodificación, realizar un convertidor de código para cada uno de
los casos siguientes:
a) BCD → exceso-3
b) binario → BCD
c) binario → exceso-3
18.- Implementar la siguiente función booleana: F(a,b,c,d) = ∑ (0,3,5,6,8,9,14,15)
4
a) Con multiplexores 8×1 y la lógica adecuada.
b) Con decodificadores 3:8 y puertas OR.
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Sistemas Elect. Digitales
Relación 2 de Problemas
19.- Diseñe un circuito codificador 4 a 2 con prioridad ascendente que sólo utilice puertas NOR.
Las entradas a3a2a1a0, donde a3 tiene la máxima prioridad y a0 la mínima. Las salidas son y1y0,
que indican la entrada activa con mayor prioridad, y G, la cual indica que al menos una entrada
está activa.
20.- Diseñar un codificador de prioridad de cuatro entradas a3a2a1a0, para el que la línea a0 sea la
más prioritaria y a3 la menos. Obtener un circuito de dos niveles.
21.- Utilizando como elementos de diseño, comparadores de 2 bits con señal DISABLE y, si es
necesario, puertas lógicas; diseñar un comparador:
a) de 3 bits
b) de 4 bits
c) de 5 bits
d) de 8 bit
22.- Diseñe un comparador de magnitud de 3 bits con entradas A = (a2a1a0)2 y B = (b2b1b0)2 y tres
salidas: EQ(A = B), GT(A > B) y LT(A < B).
23.- Realizar con la ROM adecuada la función multisalida siguiente:
f1 (x1x 2 x 3 x 4 ) = x1
f 2 (x1x 2 x 3 x 4 ) = ∏ (0,1,2,5,6,10,11)
f 3 (x1x 2 x 3 x 4 ) = (x 4 + x 3 ) (x 3 + x 2 + x1 )
f 4 (x1x 2 x 3 x 4 ) = ∑ (0,1,3,7,9,12,15)
24.- Se dispone de ROM (256 palabras x 4 bits) con entrada de selección activa en baja (Disable).
Realizar una ROM de 1 K-palabra × 8 bits, utilizando si es necesario otros tipos de
dispositivos.
25.- Utilizando como módulo básico la ROM (256×4 bits) con Disable del problema anterior,
realizar un multiplicador de números binarios de 4 bits.
26.- Para sacar información numérica en un sistema se utiliza dispositivos LEDs de 7 segmentos,
aunque la información del sistema está en BCD. Es conocido que el ojo humano percibe
durante una décima de segundo la luz en un LED, después de que éste se apague. Asumimos
que los LEDs se encienden instantáneamente.
Diseñar un circuito que realice esta tarea utilizando como elementos de base una única ROM
(25 filas × 4 bits), pudiendo usar otros elementos combinacionales si es necesario. (Idea:
tratar que a la salida de la ROM salgan unas señales de encendido de LEDs y después las otras,
de forma periódica).
27.- La junta directiva de un equipo de fútbol está formada por un presidente (b) y tres vocales (c, d,
e). En las votaciones todos los miembros votan y las decisiones se toman por mayoría simple.
En caso de empate decide el voto del presidente. La señora del presidente manda construir un
sistema automático para obtener el resultado de las votaciones, pero exige que tenga un
pulsador secreto (a), que le permita invertir el resultado de la votación en el momento que ella
lo decida.
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Sistemas Elect. Digitales
Relación 2 de Problemas
a) Especificar el sistema y reducir la función lógica del sistema mediante mapas de Karnaugh.
b) Obtener su implementación mínima en 2 niveles utilizando puertas NOR, y utilizando
puertas NAND. Indicar cual de las dos implementaciones es la de menor coste. (Suponer
que se dispone de todas las señales de entrada en forma directa y en forma
complementada).
c) Obtener su implementación utilizando sólo multiplexores.
28.- Diseñar un circuito que tenga por entradas dos números enteros codificados en binario, de
valor comprendido entre 0 y 4 y que produzca como salida la paridad de la suma de ambos (0
si la suma es par y 1 si es impar). (NOTA: el 0 es un número par)
a) Especificar el sistema y reducir la función lógica del sistema mediante mapas de Karnaugh.
b) Obtener su implementación mínima en 2 niveles de dos formas: utilizando puertas NOR y
utilizando puertas NAND. Indicar cual de las dos implementaciones es la de menor coste.
(Suponer que se dispone de todas las señales de entrada en forma directa y en forma
complementada).
c) Obtener su implementación mínima utilizando multiplexores de 3 señales de entrada de
selección (MUX-3).
29.- Implementar las funciones:
f1 (x1x 2 x 3 x 4 ) = ∑ (0,1,7,9,10,11,15)
f 2 (x1x 2 x 3 x 4 ) = ∏ (0,3,7,8,11,12,15)
f 3 (x1x 2 x 3 x 4 ) = x1x 3 + x 2 x 3 x 4 + x 2 x 4
f 4 (x1x 2 x 3 x 4 ) = (x1 + x 2 + x 3 ) (x1 +x 4 ) (x 2 + x 3 + x 4 )
Para ello utilizar el menor número posible de módulos de memoria 4×2 (4 palabras de 2 bits),
que disponen de señal de selección activa en alto (enable), y el menor número posible de los
decodificadores adecuados y las puertas lógicas mínimas. (Suponer que cuando la memoria
está deshabilitada todas sus salidas están a valor 0).
30.- Dada una ROM 32×8 con entrada de habilitación, construir una ROM 128×8 que use cuatro
módulos 32×8. Suponer que la salida de esta ROM esta en estado de alta impedancia cuando
no está habilitada.
31.- Especificar el tamaño de una ROM (nº de palabras y nº de bits por palabra) mínima necesaria
para implementar cada una de las siguientes funciones:
a) Un multiplicador binario de números de cuatro bits.
b) Un sumador/restador de cuatro bits.
c) Un multiplexor 2×1 para palabras de 4 bits.
d) Un conversor BCD Æ 7 segmentos con entrada de habilitación.
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Sistemas Elect. Digitales
Relación 2 de Problemas
32.- Construir la tabla de verdad para una ROM 8×4 que implemente las siguientes funciones
booleanas:
A(x,y,z) =
∑ (1,2,4,6)
3
B(x,y,z) =
∑ (2,6)
3
33.- Analizar el circuito de la figura para encontrar la forma normal disyuntiva de la función de
salida. Encontrar su implementación mínima en dos niveles utilizando puertas lógicas (suponer
que se disponen de las entradas en forma directa y complementada). Los módulos DEC son
dos decodificadores cada uno con 3 señales de selección (X0 es la entrada menos significativa
y X2 es la más significativa); el módulo MUX es un multiplexor de 1 señal de selección.
A
B
C
X0
X1
X2
DEC
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
M0
MUX
f
M1
X0
X1
X2
DEC
SEL
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
D
34.- Diseñar un circuito que, a partir de un número de tres bits sin signo, presente a su salida el
cuadrado de dicho número si la señal de control C=0, ó el número en complemento a 1 si C=1.
a) Obtener la implementación mínima con el menor número de puertas NOR.
b) Obtener la implementación mínima, utilizando una PAL de las dimensiones adecuadas.
35.- Utiliza una PLA de 4 entradas, 5 términos productos y 2 salidas junto a un multiplexor MUX-1
para implementar la siguiente función:
F(x1 ,x 2 ,x 3 ,x 4 ,x 5 ) = x1x 2 x 4 + x 2 x 3 x 4 x 5 + x1x 3 x 4 x 5 + x 2 x 3 x 4 x 5 + x 2 x 3 x 4 x 5 + x1x 2 x 4
36.- Utiliza una PLA de 4 entradas, 4 términos producto y 3 salidas para implementar las funciones:
F1= ∑ (4,6,7,14) + d(13) , F2 = ∑ (3,6,7,11) + d(2,15) y F3 = ∑ (6,7,11,15) + d(3,14)
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4
4
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Sistemas Elect. Digitales
Relación 2 de Problemas
37.- Analizar el circuito de la figura:
0
1
2
3
4
5
6
7
x5
x2
x1
x4
x3
x0
0
1
2
3
0
1
2
3
f
0
1
0
1
38.- Diseñar un circuito que presente a su salida U, el menor de tres números X,Y,Z de n-bits.
Hágase uso de los módulos combinacionales que se consideren necesarios.
39.- El diagrama lógico de la figura corresponde a una realización de la función booleana
F(a,b,c,d,e).
a
b
Dec
2:4
D1
D0
Ena
0
1
2
3
D7 D6D5 D4 D3 D2 D1D0
C2
C1
MUX
C0
S
e
d
c
F
a) Justificar adecuadamente cuáles de las siguientes expresiones son implicantes de la función
F, cuáles son implicantes primos y cuáles implicantes primos esenciales.
cde abde
cde
acde
abcd+bcde
abd
a+c+d
b) Obtener una expresión booleana mínima para F y justificar que lo es.
40.- El circuito de la figura 1a. ha sido propuesto por un alumno como respuesta al siguiente
enunciado:
“Diseñar un sistema digital para comparar las magnitudes de dos números binarios de dos bits
A=A1A0 y B =B1B0. El circuito ha de poseer dos salidas Z e Y tales que Z = 1 e Y = 0 si A >
B. Z = 0 e Y = 1 si B > A y Z = Y = 0 si A = B.”
a) Justificar si la respuesta del alumno es o no correcta; y, en su caso, modificar el diseño
propuesto para que sea correcto.
b) Obtener una expresión mínima para Z en forma de producto de sumas y justificar que lo es.
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Sistemas Elect. Digitales
Relación 2 de Problemas
c) Realizar un diseño correcto del sistema utilizando el menor número posible de
decodificadores 3:8 (figura 1b.) y puertas OR de dos y tres entradas. Justificar su
funcionamiento.
d) Realizar la función Y utilizando el menor número posible de MUX2 (figura 1c.). Justificar
su funcionamiento.
Dec
3:8
B1
D2
D1
D0
Z
A1
Y
B0
Ena
A0
Fig 1c.
0
1
2
3
4
5
6
7
D0
D1 M
U
S
D2 X
D3
C0
C1
Fig 1b.
Fig 1a.
41.- Dado el esquema de la figura:
a) Analizar el sistema y obtener una expresión booleana normalizada para la función F.
b) Obtener un diagrama lógico equivalente a partir de una expresión mínima de F que utilice
solamente puertas NOR de dos entradas.
y
A
S
Semisumador
z
B
C
C1 C0
0
0
1
1
x
t
0
1
0
1
M
U
X
F
42.- Analizar el circuito de la figura que tiene por entradas X4X3X2X1 y por salida Z. Los dos
módulos que contiene son dos sumadores completos (A, B son las entradas a sumar, CI es la
entrada de acarreo inicial, SUM es la salida con la suma y CO es la salida con el acarreo
resultante). Encontrar la expresión algebraica de la salida Z. Sintetizar esta misma función de
forma mínima, utilizando sólo puertas lógicas (suponer que se dispone de las entradas en forma
directa y en forma complementada).
X4
X3
X2
X1
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A
SUM
B
CI
CO
Z
A
B SUM
CI
CO
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Sistemas Elect. Digitales
Relación 2 de Problemas
43.- Implementar un sumador completo con mux 4×1.
44.- Construir un convertidor de código BCD natural Æ BCD exceso a 3 con sumadores paralelo de
4 bits. Como podría convertirse el circuito diseñado en un conversor BCD exceso a 3 Æ BCD
natural.
45.- Sea un sumador restador paralelo de 4 bits. Sus entradas A[3..0] y B[3..0] son números binarios
sin signo, S[3..0] es su salida y C el bit de acarreo. Completar la siguiente tabla justificando el
resultado:
S/R
0
1
0
1
1
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A[3..0]
0111
1100
1000
0101
0000
B[3..0]
0110
1001
1001
1010
0001
9
C
S[3..0]