TESIS DE MAESTRÍA EN CIENCIAS Sistema Fotovoltaico

Centro Nacional de Investigación y Desarrollo Tecnológico
Departamento de Ingeniería Electrónica
TESIS DE MAESTRÍA EN CIENCIAS
Sistema Fotovoltaico con Mínimo Almacenamiento de
Energía en el Enlace de CD
presentada por
Eder González Toy
como requisito para la obtención de grado de:
Maestría en Ciencias en Ingeniería Electrónica
Director de tesis:
Dr. Jorge Hugo Calleja Gjumlich
Cuernavaca, Morelos, México.
agosto de 2008
Centro Nacional de Investigación y Desarrollo Tecnológico
Departamento de Ingeniería Electrónica
TESIS DE MAESTRÍA EN CIENCIAS
“Sistema Fotovoltaico con Mínimo Almacenamiento de
Energía en el Enlace de CD”
presentada por
Eder González Toy
como requisito para la obtención de grado de:
Maestría en Ciencias en Ingeniería Electrónica
Director de tesis:
Dr. Hugo Calleja Gjumlich
Jurado:
Dr. Abraham Claudio Sánchez- Presidente
Dr. Carlos Aguilar Castillo - Secretario
Dr. Hugo Calleja Gjumlich - Vocal
Dr. Mario Ponce Silva - Vocal Suplente
Cuernavaca, Morelos, México.
29 de agosto de 2008
Dedicatoria
A mis padres Jesús González Amador y Clelia Toy Villaseca, por darme la educación y
las armas para enfrentarme a la vida, por el cariño tan grande que me demuestran, porque
estoy seguro que comparten cada triunfo conmigo y en cada caída son el apoyo que quisiera
cualquier hijo, son los mejores padres que pudo darme dios, gracias por hacerme tan feliz,
este trabajo también es de ustedes.
A mis hermanos Dariem y Didier, por todo el apoyo que me dan, porque han sido mis
mejores amigos y por creen en mí. A mi sobrina y a mí cuñada Nayeli. Los quiero no
olviden que siempre tendrán mi apoyo incondicional
A mis abuelitas Elfega Villaseca y Gloria Amador, por quererme tanto y por la fe que
tienen en mí.
A Dana Luz González Ojeda, por su amor, su cariño, por ser la luz cuando sentía que la
presión oscurecía mis objetivos, por hacerme creer en el amor incondicional, porque en los
momentos difíciles siempre estaba ahí siendo el pilar más sólido que no me dejaba caer, por
todas las vivencias inolvidables que pasamos juntos, porque sin ti esta maestría no hubiera
sido lo grandiosa que fue. Te amo preciosa, sin duda eres la razón por la cual soy
inmensamente feliz.
Agradecimientos
A Dios, por darme la fortaleza de ser constante en todo lo que hago.
A mi asesor Dr. Jorge Hugo Calleja Gjumlich, por sus consejos tan acertados durante
el desarrollo de este trabajo.
A mis revisores, Dr. Carlos Aguilar Castillo y Dr. Abraham Claudio Sánchez, por los
comentarios que me ayudaron a mejorar esta investigación.
A mis profesores: M.C. José Martín Ramos López, Dr. Jesús Aguayo Alquicira, Dr.
Mario Ponce Silva, Dr. Marco A. Oliver Salazar, Dra. María Cotorogea, Dr. Alejandro
Rodríguez Palacios, Dr. Jaime Arau Roffiel y Dr. Luís Gerardo Vela Valdés por sus
enseñanzas.
A mi tío Anibal Toy y al que es como mi otro hermano Breth Toy, por su amistad, sus
consejos y su apoyo incondicional.
A toda mi familia: Gabriel González, Teresa González, Doramaría González y familia,
familia González Toy, familia Toy García , familia Hernández Toy , familia Toy Antonio,
familia Toy Chiu y Clemente Toy , por ser un pilar muy fuerte en mi vida.
A la señora Ernestina Ojeda, por el apoyo incondicional, por su amistad y por
adoptarme como un hijo.
A la familia Ojeda, por hacerme sentir como uno más de ustedes.
A mi amiga Gisela Morales Amaro, por su amistad y por alegrar muchos momentos
que pase en la maestría. Sin ti hubiera sido muy aburrido.
A mis amigos y compañeros: Eliseo González, Moisés Petriz, Héctor Fernández,
Armando Pérez, Iván Anota, Oscar Corpi, Francisco Alegría, a todos mis amigos del
Tecnológico de Minatitlán, Miguel Ángel Alcántara, Eusebia Guerrero, Omar Hernández,
Arnoldo Pacheco, Diego Balderrama, Marcos Méndez, Efraín Dueñas, Isaura Hernández,
Ignacio Ramírez, Benedicto López, Ronay Estrada, Iván Viveros, Jorge Luís Raymundo,
Ricardo Mateos, Cornelio y Josefa Morales, Eduardo Bernal y Luís Madrid, gracias por su
apoyo y amistad.
A la familia Aguilar Domínguez, por brindarme su amistad.
A la Lic. Olivia Maquinay, Ana Pérez, Mayra Correa y Manuel España, por la ayuda y
el trato tan amable que siempre me dieron.
Al Centro Nacional de Investigación y Desarrollo Tecnológico (CENIDET), por
brindarme la oportunidad de crecer profesionalmente.
Al Consejo Nacional de Ciencia y Tecnología (CONACYT) y a la Dirección General
de Educación Superior Tecnológica (DGEST), por el apoyo económico que me permitió
concluir mis estudios.
Sistema Fotovoltaico con Mínimo Almacenamiento de
Energía en el Enlace de CD
Resumen
En la actualidad la generación de energía con combustibles fósiles es la principal fuente de
contaminación en el mundo. Por lo tanto, la generación de energía limpia y de calidad es uno los
temas más importantes para la investigación. La ubicación geográfica de México lo hace un país
con buenos recursos para generar energía solar, que es una de alternativa para generar energía
limpia. La explotación de estos recursos ayudaría a disminuir los picos de demanda que se le
exigen a la compañía suministradora (CFE).
Un sistema fotovoltaico conectado a red acondiciona la tensión de salida de un banco de
celdas, a fin de que inyecte una corriente sinusoidal a la línea a través de un proceso de
conversión de la energía; como fuente de cogeneración con la red.
En esta tesis se presenta un sistema fotovoltaico de dos etapas (SFV) con mínimo
almacenamiento de energía en el enlace de CD. La energía se obtiene de un banco de celdas
fotovoltaicas, a las que se les aplica un algoritmo de punto de máxima potencia (PMP) a fin de
maximizar su aprovechamiento. El voltaje de salida de las celdas se eleva por medio de un
convertidor CD/CD (primera etapa) entrelazado, el cual demanda un rizo pequeño de las celdas
para su buen funcionamiento. Después, se tiene el capacitor de enlace que forma parte del
convertidor CD/CD y que, además, es el elemento que almacena la energía que no demanda el
inversor. El voltaje en el enlace se mantiene dentro de límites fijados de antemano, mediante un
control de dos niveles. Por último, el inversor (segunda etapa) genera una corriente sinusoidal y
la inyecta a la red con un alto factor de potencia y baja distorsión armónica.
El objetivo principal de esta investigación es la reducción del capacitor de enlace, lo cual se
logra mediante un control adecuado de las etapas; consumiéndose la energía que se genera en las
celdas.
Photovoltaic System with Minimum Energy
Storage in the DC Link
Abstract
Nowadays, the power generation with fossil fuels is the main source of pollution in the
world. Therefore, one of the most important topics for research is the generation of clean
energy. Due to its geographical location, in Mexico there is widespread availability of
resources to generate electricity from solar energy. By taking advantage of these resources
it is possible to reduce the peak demand to the utility.
A grid-connected photovoltaic system adapts the output voltage from a bank of
photovoltaic cells, so that, through a process of energy conversion, injects current to the
mains, as a cogeneration source with the grid.
This thesis presents a two-stage photovoltaic system (PVS) with minimum energy
storage in the DC link. The energy is obtained from a bank of photovoltaic cells, and a
maximum power point tracking (MPPT) algorithm is applied, in order to maximize its
performance. The voltage is boosted through an interleaved DC/DC converter (first stage).
This converter draws low-ripple current from the cells. Next, there is a link capacitor which
is part of the DC/DC converter and also is the element that stores the energy that is not
injected into the mains. The voltage on the link is maintained within previously defined
limits, using a two-level control. Finally, the sinusoidal current is injected to the grid with a
high power factor and low harmonic distortion by the inverter (second stage).
The main goal of the research was to reduce the capacitor size. The goal is achieved
through proper control of the power stages, reaching a balance between the input and
output energies.
Tabla de contenido
Lista de figuras
V
Lista de tablas
IX
Notación
XI
Capítulo 1
Introducción
1
1.1
Antecedentes
2
1.2
Planteamiento del problema
6
1.3
Estado del arte
7
1.3.1
Inversor conectado a red con alta fluctuación de voltaje
8
1.3.2
Inversor sinusoidal monofásico de modo interruptor dual de tiempo
compartido
9
1.3.3
Sistema fotovoltaico basado en un convertidor Flyback, con circuito
reductor de rizo de corriente
10
1.3.4
Conclusión del estado del arte
11
1.4
Justificación
12
1.5
Objetivos
12
1.5.1
Objetivo general
12
1.5.2
Objetivos específicos
12
I
1.6
Alcances y aportaciones
12
Capítulo 2
El sistema fotovoltaico
15
2.1
Modelado de la celda fotovoltaica
16
2.1.1
Tecnologías de fabricación
16
2.1.2
Características eléctricas de la celda
17
2.1.3
Celda fotovoltaica emulada
17
2.1.4
Punto de máxima potencia (PMP)
20
2.2
Convertidor CD/CD
20
2.3
Convertidor CD/CA
21
2.4
Análisis matemático del almacenamiento de energía
23
2.4.1
28
Cálculo del capacitor de enlace
Capítulo 3
Diseño y Construcción del prototipo
31
3.1
Ecuaciones de diseño y funcionamiento del convertidor CD/CD
31
3.1.1
Esfuerzos de voltaje y corriente
32
3.1.2
Generación de la señales de control
33
3.2
Diseño y armado del convertidor CD/CA
34
3.2.1
Diseño térmico
35
3.2.2
Circuito de gobierno para el inversor
39
3.2.2.1 Acondicionamiento de la señal y set point
40
3.2.2.2 Control por histéresis
43
3.2.2.3 Comparador de histéresis digital
44
3.2.2.4 Tiempo muerto y protecciones
45
3.3
Control del SFV
48
3.3
Control del voltaje en el capacitor de enlace
52
Capítulo 4
Desarrollo del software y programación
II
55
4.1
Funciones que debe realizar el microcontrolador
55
4.2
Algoritmos del sistema
56
4.2.1
Algoritmo de inicialización y encendido suave
56
4.2.2
Algoritmo de PMP
57
4.2.3
Algoritmo de control del voltaje en el capacitor de enlace
59
4.2.4
Algoritmo de protección por sobrecorriente en el convertidor CD/CD
60
4.3
Dificultades que se presentaron en la programación
61
Capítulo 5
Resultados de simulación y experimentales
63
5.1
Pruebas del SFV en el simulador PSIM
64
5.1
Pruebas al convertidor CD/CD
67
5.2
Pruebas al SFV
70
5.3
Pruebas al control del voltaje en el enlace de CD
73
5.4
Pruebas a las protecciones del SFV
80
5.5
Dificultades presentadas en el desarrollo de la investigación
83
Capítulo 6
Conclusiones
85
6.1
Conclusiones generales
85
6.2
Trabajos futuros
87
Referencias
89
Apéndice A. Programa de control para SFV
93
III
IV
Lista de figuras
Figura 1.1
Inversores de sistemas fotovoltaicos en 1994 y 2002 mostrados
contra rangos de corriente y voltaje en CD.
3
Figura 1.2.
Diagrama a bloques de Sistema fotovoltaico conectado a red.
5
Figura 1.3.
Sistema Fotovoltaico de Inyección de Potencia Activa.
5
Figura 1.4.
Diagrama a bloques del sistema fotovoltaico conectado a red.
6
Figura 1.5.
Diagrama a bloques de un sistema fotovoltaico conectado a red con
alta fluctuación del voltaje en el enlace.
8
Figura 1.6.
Circuito Inversor sinusoidal monofásico con convertidor Boost.
9
Figura 1.7.
Principio de operación de inversor monofásico sinusoidal
modulado modo-dual de tiempo-compartido con convertidor Boost.
10
Figura 1.8.
Configuración del circuito para el sistema propuesto en [8].
10
Figura 1.9.
Voltaje pulsante y capacitancia.
11
Figura 2.1
Diagrama a bloques del SFV.
16
Figura 2.2.
Comportamiento corriente-voltaje de la celda modelo SP75 marca
Siemens.
17
Figura 2.3.
Circuito que emula la celda fotovoltaica.
17
Figura 2.4.
Modelado de celda fotovoltaica.
18
Figura 2.5.
Característica voltaje-corriente de la celda.
19
Figura 2.6.
Característica voltaje-potencia de salida.
19
Figura 2.7.
Topología con dos convertidores tipo Boost entrelazados
(interleaved).
21
Figura 2.8.
Inversor monofásico.
22
Figura 2.9.
Voltaje en el enlace de CD con un capacitor de 20 µF.
23
V
VI
Figura 2.10.
Voltaje en el enlace de CD con un capacitor de 100 µF.
24
Figura 2.11.
Voltaje en el enlace de CD con un capacitor de 1000 µF
24
Figura 2.12.
Espectro de corriente en el diodo del convertidor boost, C = 1000
µF. Valor promedio = 1.62 A.
25
Figura 2.13.
Espectro de corriente en la entrada del inversor, C = 1000 µF.
Valor promedio = 1.36 A.
26
Figura 2.14.
Sistema fotovoltaico representado con fuentes de corriente.
26
Figura 3.1.
Convertidor CD-CD prototipo de [5].
32
Figura 3.2.
Diagrama a bloques de circuito de control para el convertidor
CD/CD.
33
Figura 3.3.
Circuito esquemático del circuito de mando para el convertidor
CD/CD.
33
Figura 3.4.
Circuito esquemático del módulo del inversor.
34
Figura 3.5.
Placa del módulo del inversor.
35
Figura 3.6.
Modelo térmico de la etapa de potencia.
36
Figura 3.7.
Diagrama a bloques del acondicionamiento de señal y set point.
39
Figura 3.8.
Diagrama del circuito de sincronización con línea.
40
Figura 3.9.
Circuito esquemático del temporizador.
41
Figura 3.10
Circuito de control para el inversor. En el bloque A se genera la
señal de set point y en el B generan las señales de control.
42
Figura 3.11.
Placa del acondicionador de señal y set point.
43
Figura 3.12.
Patrón de conmutación PWM sinusoidal.
44
Figura 3.13.
Diagrama para la histéresis digital.
45
Figura 3.14.
Circuito de tiempo muerto y entradas de mando.
46
Figura 3.15.
Circuito de protección y señalización.
47
Figura 3.16.
Complemento de circuito de entradas de mando y señalización.
48
Figura 3.17.
Placa de protecciones del sistema y tiempo muerto.
48
Figura 3.18.
Diagrama a bloques de la etapa de control del SFV.
49
Figura 3.19.
Circuito de control del SFV.
51
Figura 3.20.
Diagrama a bloques de circuito de control para voltaje en el
capacitor de enlace.
52
Figura 3.21.
Esquema de niveles de voltaje en el capacitor de enlace.
53
Figura 4.1.
Diagrama de flujo de condiciones iniciales y encendido suave.
57
Figura 4.2.
Diagrama de flujo para el control del punto máxima potencia.
58
Figura 4.3.
Diagrama del control del voltaje en VC.
59
Figura 4.4.
Diagrama de flujo de protección por sobrecorriente.
60
Figura 5.1.
Convertidor boost con celda modelada y seguidor del PMP.
64
Figura 5.2.
Inversor conectado a red.
65
Figura 5.3.
Sistema fotovoltaico simulado en PSIM.
66
Figura 5.4.
Voltaje en el capacitor de enlace.
66
Figura 5.5.
Corriente inyectada a la red.
67
Figura 5.6.
Potencia del sistema fotovoltaico.
67
Figura 5.7.
Corriente en la bobina IL1 (500 mA/div) y voltaje en la carga del
convertidor CD/CD VOCD (50 V/div) con 50 V en la entrada.
68
Figura 5.8.
Corriente en la bobina IL1 (1 A/div) y voltaje en la carga del
convertidor CD/CD VOCD (100 V/div) con 85 V en la entrada.
69
Figura 5.9.
Corriente en la bobina IL2 (2 A/div) corriente en la bobina IL1 (1
A/div) y voltaje en la carga del convertidor CD/CD VOCD (200
V/div) con 150 V en la entrada.
70
Figura 5.10.
Circuito de prueba para el SFV.
71
Figura 5.11.
Corriente en la bobina de salida IL (1 A/div) voltaje en la bobina de
salida VL (500 V/div) y voltaje en el enlace de CD VC (500 V/div)
con 120 V en la entrada.
71
Figura 5.12.
Corriente en la bobina de salida IL (1 A/div) voltaje en la bobina de
salida VL (500 V/div) y voltaje en el enlace de CD VC (500 V/div)
con 130 V en la entrada.
72
Figura 5.13.
Corriente en la bobina de salida IL (1 A/div) voltaje en la bobina de
salida VL (500 V/div) y voltaje en el enlace de CD VC (500 V/div)
con 150 V en la entrada.
72
Figura 5.14.
Corriente generada IL (1 A/div), voltaje en la bobina de salida VL
(500 V/div) y el voltaje en el capacitor de enlace VC (500 V/div)
con 150 V en la entrada.
73
Figura 5.15.
Circuito de pruebas con fuente de corriente.
74
Figura 5.16.
Formas de onda de corriente generada IL (2 A/div) y voltaje en el
capacitor de enlace VC (50 V/div).
75
Figura 5.17.
Formas de onda de corriente generada IL (2 A/div) y voltaje en el
capacitor de enlace VC (50 V/div) con el control trabajando de
manera óptima.
75
Figura 5.18.
Contenido armónico de la corriente generada.
76
Figura 5.19.
Formas de onda de corriente en el capacitor IC (5 A/div) y corriente
generada IL (5 A/div).
77
Figura 5.20.
Contenido armónico de la corriente en el capacitor de enlace.
77
Figura 5.21.
Formas de onda de la corriente generada IL (2 A/div) y voltaje en el
78
VII
capacitor de enlace VC (50 V/div) mostrando los niveles de control.
Figura 5.22.
Formas de onda con acercamiento de la corriente generada IL (2
A/div) y voltaje en el capacitor de enlace VC (50 V/div) mostrando
los niveles de control.
78
Figura 5.23.
Contenido armónico del voltaje en el capacitor de enlace.
79
Figura 5.24.
Formas de onda de la corriente generada IL (5 A/div), voltaje en la
carga VO (250 V/div) y potencia consumida por la carga PO (1
kW/div).
79
Figura 5.25.
Formas de onda de la corriente generada IL (5 A/div) y voltaje en la
carga VO (100 V/div) mostrando el desfasamiento entre ellas.
80
Figura 5.26.
Tiempo muerto entre señales de conmutación para los IGBT.
80
Figura 5.27.
Señales de control (G1 y G2, G3 y G4), disparo de la protección por
sobretemperatura VST y señal producida por el inversor VSTINV.
81
Figura 5.28.
Señales de control (G1 y G4), voltaje de sensor hall VCRS, disparo
de la protección por sobrecorriente VSC y referencia de 8 V VCOMP1.
82
Figura 5.29.
Voltaje de línea vlínea, voltaje del monitor de línea Vmonitor y disparo
de la protección por ausencia de línea Vislanding.
82
VIII
Lista de tablas
Tabla 2.1.
Especificaciones de para la construcción del convertidor CD/CD
21
Tabla 3.1.
Parámetros para el cálculo de la resistencia térmica
38
Tabla 3.2.
Pérdidas en los dispositivos
39
Tabla 3.3.
Temperaturas en diferentes puntos del módulo
39
Tabla 5.1.
Valores medidos de IL1, IL2, ∆IL1, VOCD y POCD ante variaciones en el
voltaje de entrada
70
IX
X
Notación
A
Comparador del nivel superior
B
Comparador del nivel inferior
C
Capacitor de enlace
CCD
Capacitor de entrada
Cin
Capacitor de entrada
CO
Capacitor de salida
CO
Capacitor de salida
Cs
Capacitor de circuito de aligeramiento de potencia
D
Ciclo de trabajo
D1
Diodo 1 del convertidor boost
D2
Diodo 2 del convertidor boost
DAC1
Diodo 1 de CA
DAC2
Diodo 2 de CA
DC
Diodo de convertidor boost
DM1
Diodo principal
DS1
Diodo del circuito de aligeramiento de potencia
ECD
Energía proporcionada por la celda fotovoltaica
Energía de conmutación de encendido del IGBT por el pulso de la corriente
pico ICP
Energía de conmutación de apagado del IGBT por el pulso de la corriente pico
ICP
ESW(OFF)
ESW(ON)
XI
G1
Señal de compuerta de interruptor 1 del inversor
G2
Señal de compuerta de interruptor 2 del inversor
G3
Señal de compuerta de interruptor 3 del inversor
G4
Señal de compuerta de interruptor 4 del inversor
GC1
Bloque de control del convertidor CD/CD
GC2
Bloque de control del convertidor CD/CA
GC3
Bloque de control para manejo del voltaje en enlace de CD
H1
Sensor de efecto Hall del convertidor CD/CD
H2
Sensor de efecto Hall del convertidor CD/CA
I
Incremento
ICD
Corriente de la fuente de CD
ICD-CD
Corriente del convertidor CD/CD
ICP
Corriente pico de salida
ID
Corriente en la unión
IDavg
Corriente promedio en los diodos del convertidor boost
IL
Corriente generada por el sistema
IL1
Corriente en el inductor 1 del convertidor boost
IL2
Corriente en el inductor 2 del convertidor boost
IP
Corriente pico de la red
IPV
Corriente de la celda fotovoltaica
IQrms
Corriente promedio en los interruptores del convertidor boost
ISAT
Corriente de saturación
L1
Inductor 1 del convertidor boost
L11
Inductancia del devanado primario
L2
Inductor 2 del convertidor boost
L22
Inductor del devanado secundario
Lin
Bobina de convertidor boost
LO
Bobina de salida
P
Etapas en paralelo
Pact
Potencia actual
Pant
Potencia anterior
PD
Potencia disipada por cada diodo
XII
Pin
Potencia de entrada
PO
Potencia de salida del inversor
POCD
Potencia de salida del convertidor boost
pp
Potencia pico de la red
Pp
Potencia máxima
PQ
Potencia disipada por cada IGBT
PSS
Pérdidas por conducción
PSW
Pérdidas por conmutación
Q1
Interruptor 1 del convertidor boost
Q2
Interruptor 2 del convertidor boost
R
Resolución
RCC
Resistencia de contactos y conexiones
RF
Resistencia asociada a las corrientes de fuga
RL
Resistencia de carga del inversor
RO
Resistencia de carga
SAC1
Interruptor 1 de CA
SAC2
Interruptor 2 de CA
SM1
Interruptor principal
SP
Set point
SS1
Interruptor del circuito de aligeramiento de potencia
SW1
Interruptor 1 del inversor puente completo
SW2
Interruptor 2 del inversor puente completo
SW3
Interruptor 3 del inversor puente completo
SW4
Interruptor 4 del inversor puente completo
SW5
Interruptor del convertidor boost
T
Periodo
TA
Temperatura del ambiente
TC
Temperatura en el encapsulado
TD
Temperatura en el disipador
TJD
Temperatura en la unión del diodo
TJQ
Temperatura de unión en el IGBT
TJQ
Temperatura en la unión del IGBT
XIII
Vb
Voltaje de offset del interruptor superior del inversor
VC
Voltaje del capacitor de enlace
VC_0
Nivel inferior del rizo del voltaje del capacitor de enlace
VC_max
Nivel superior del rizo del voltaje del capacitor de enlace
VCC
Voltaje de alimentación
VCD
Voltaje de la fuente de CD
VCE(sat)
Tensión colector-emisor de saturación
VCMAX
Voltaje máximo en el capacitor de enlace
VCO
Voltaje inicial en el capacitor de enlace
VCOMP1
Referencia de 8 V
VCpp
Amplitud del rizo en el voltaje del capacitor enlace
VCRS
Voltaje de sensor Hall
VD
Voltaje en la unión
VD1
Voltaje máximo en el diodo 1 del convertidor boost
VD2
Voltaje máximo en el diodo 2 del convertidor boost
VFM
Caída de tensión en sentido directo
VFVmin
Voltaje mínimo de entrada para que funcione el sistema
Vin
Voltaje de entrada al convertidor boost
VINF
Voltaje de nivel inferior
Vislanding
Disparo de la protección por ausencia de línea
VL
Voltaje en el inductor de salida
Vmonitor
Voltaje del monitor de línea
VOCD
Voltaje en la resistencia de carga del convertidor boost
VP
Voltaje pico de la red
VPV
Voltaje de la celda fotovoltaica
VQ1
Voltaje máximo en el interruptor 1 del convertidor boost
VQ2
Voltaje máximo en el interruptor 2 del convertidor boost
Vs
Voltaje de alimentación para interruptor superior del inversor
VSC
Disparo de la protección por sobrecorriente
VST
Disparo de la protección por sobretemperatura
VSTINV
Señal producida por el inversor
VSUP
Voltaje de nivel superior
XIV
VT
Voltaje que representa la temperatura de la celda
fs
Frecuencia de conmutación
i’pv
Señal de error de corriente en la celda
i11
Corriente en el devanado primario
i22
Corriente en el devanado secundario
iinv
Señal de error de la corriente de salida
iˆinv
Corriente pico del inversor
iL11
Corriente magnetizante de la L11
ilínea
Corriente de salida
is
Corriente en el circuito de aligeramiento de potencia
is
Corriente del circuito de aligeramiento de potencia
v’c
Señal de error del voltaje en el enlace de CD
vboost
Voltaje de CA en el convertidor boost
vinv
Voltaje en el inversor
vlínea
Voltaje de la red eléctrica
vs
Voltaje en el capacitor del circuito de aligeramiento de potencia
∆E
Fluctuación de energía
∆EC
Fluctuación de energía en el capacitor de enlace
∆IL1
Rizo en el inductor 1 del convertidor boost
∆IL2
Rizo en el inductor 2 del convertidor boost
∆IPV
Rizo de corriente demando a las celdas fotovoltaicas
∆VC
Rizo en el capacitor de enlace
η
Eficiencia
θ
Ángulo de fase entre la tensión y la corriente de salida
θCS
Resistencia térmica encapsulado-disipador (IGBT)
θJC
Resistencia térmica unión-encapsulado (IGBT)
θJD
Resistencia térmica unión-encapsulado (diodo)
θSA
Resistencia térmica disipador-ambiente
ω
Frecuencia de la red en radianes
XV
Acrónimos
BJT
Transistor de unión bipolar
CA
Corriente alterna
CD
Corriente directa
CENIDET Centro Nacional de Investigación y Desarrollo Tecnológico
CFE
Comisión federal de electricidad
DSP
Procesador digital de señales
ESR
Resistencia serie equivalente
FV
Celda Fotovoltaica
IEEE
Instituto de ingenieros eléctricos y electrónicos
IGBT
Transistor bipolar de compuerta aislada
IIE
Instituto de investigaciones eléctricas
MOSFET
Transistor de efecto de campo
PMP
Punto de máxima potencia
PWM
Modulación por ancho de pulso
SFV
Sistema fotovoltaico
THD
Distorsión armónica total
XVI
Capítulo 1
Introducción
A lo largo de los años se ha generado energía eléctrica con combustibles fósiles (petróleo, carbón
mineral y gas natural), los cuales son recursos finitos que, indudablemente, van a agotarse; de ahí su
denominación como "recursos no renovables". En la actualidad existen otras alternativas para
generar electricidad por medio de recursos renovables, los que se definen como formas de energía
que tienen una fuente prácticamente inagotable con respecto al tiempo de vida de un ser humano en
el planeta, y cuyo aprovechamiento es técnicamente viable. Dentro de estos tipos de energía se
encuentran la solar, la eólica (viento), la hidráulica (ríos y pequeñas caídas de agua), la biomasa
(materia orgánica), la geotermia (calor de las capas internas de la tierra), y la oceánica.
Los recursos renovables ofrecen la oportunidad de obtener energía para diversas aplicaciones.
Su aprovechamiento tiene menores impactos ambientales que el de las fuentes convencionales, y
ofrecen el potencial para satisfacer la totalidad de nuestras necesidades de energía, presentes y
futuras. Además, su utilización contribuye a conservar los recursos energéticos no renovables y
propicia el desarrollo regional.
En el caso concreto de la energía solar, la mayor parte del territorio de México registra altos
niveles de insolación durante la mayor parte del año, equivalentes a 5 kWh/m2-día en promedio, lo
que se traduce en un alto potencial de aprovechamiento [1]. Si se toman en cuenta las regiones en las
1
que es posible la instalación de sistemas fotovoltaicos, nuestro país estaría en la posibilidad de
repartir, en horarios de mayor demanda, el consumo de energía entre la compañía proveedora de
energía (CFE) y las diferentes plantas individuales ubicadas en las casas.
Los sistemas fotovoltaicos (SFV) tienen como función acondicionar la tensión de salida de un
banco de celdas, a fin de que sea compatible con los requerimientos de una aplicación. Se clasifican
en autónomos e interconectados a la red. Los primeros se emplean principalmente en zonas rurales,
alejadas de los centros de producción de la energía. Los segundos se utilizan como complemento al
suministro convencional, y se han convertido en una opción muy atractiva para reducir los costos de
la energía en usuarios residenciales. En este caso, el SFV se encarga de convertir la tensión directa a
una alterna, con la amplitud y frecuencia adecuadas, independientemente de las variaciones que se
produzcan en el banco. En los últimos años, los sistemas fotovoltaicos conectados a la red han
tenido un profundo impacto en el ambiente comercial debido a la continua disminución en los
costos, los avances en la electrónica de potencia, la nueva tecnología de los semiconductores y los
incentivos favorables en un gran número de ciudades industrializadas.
1.1
Antecedentes
Las funciones que debe cumplir la etapa de potencia de un sistema fotovoltaico son las siguientes:
• Generar una tensión alterna a partir de la directa generada por las celdas, o por un módulo
intermedio. La forma de onda debe ser de calidad tal que sea compatible con la normalización
vigente, bien sea para aparatos interconectados a la red o para aplicaciones autónomas.
• Contribuir a operar confiablemente a las celdas en el punto de máxima potencia (PMP), a fin de
maximizar su aprovechamiento.
A finales de los años ochentas los SFV se basaron en inversores conmutados por línea, con
potencias alrededor de 1 kW. Estas topologías eran robustas y baratas, pero presentaban el
inconveniente de que operaban con un factor de potencia bajo, entre 0.6 y 0.7, el cual se
compensaba con filtros especiales. Además, estos inversores producían un contenido armónico
elevado en la corriente de salida. Como se utilizaba un solo banco de celdas y un solo inversor, a
estos sistemas se les denominó “sistemas fotovoltaicos centralizados”.
2
En concordancia con esta tendencia, a mediados de los noventas muchos SFV en el mercado
fueron del tipo central, conmutados por línea, con niveles de potencia superiores a un 1kW. Estos
niveles son convenientes para SFV con bancos de celdas formados por varias hileras en paralelo,
como se muestra en la figura 1.1. Durante el desarrollo del programa Roofs, un programa de
subsidio patrocinado por el gobierno alemán, se evidenciaron las desventajas de esta tecnología.
Estas incluían pérdidas completas de generación durante las interrupciones en la operación de los
sistemas, debido a la mala unión de las hileras de celdas.
Fig. 1.1 Inversores de sistemas fotovoltaicos en 1994 y 2002 mostrados contra intervalos de
corriente y voltaje en CD [2].
Hoy en día la mayoría de los inversores centrales están compuestos por un inversor puente
completo, con señales de control PWM a frecuencias altas (superiores a 16 kHz), que convierten la
corriente de entrada de CD a una corriente de CA. Este concepto es bien conocido, robusto, eficiente
y de tecnología barata que proporciona alta confiabilidad con bajo precio por Watt. Debido a la
frecuencia de conmutación elevada, las eficiencias son menores que en los aparatos conmutados por
línea.
Debido a las nuevas tecnologías en los semiconductores se empezaron a desarrollar nuevos
esquemas de SFV, buscando mejorar algunas características de los antiguos inversores. A
3
continuación, se mencionan algunos conceptos para inversores utilizados en la actualidad en los
SFV.
Módulo integrado: estos módulos tienen niveles de potencia alrededor de 500 W (ver figura
1.1). Están disponibles en el mercado desde mediados de los años noventas, son simples, pequeños y
puede incrementarse la potencia instalada agregando más módulos en paralelo. Su intervalo de
voltaje de entrada está entre 30 y 150V, por lo que se necesita un elemento que ajuste el voltaje,
como un convertidor elevador. Sus desventajas principales son el alto precio por Watt, y el hecho de
que los módulos no son reparables, lo que obliga a desecharlos cuando ocurre una falla.
En cadena (String): se diseñan para alimentarlos a partir de una sola cadena de celdas (ver
figura 1.1). Estos sistemas combinan las ventajas de los inversores centrales y de los módulos
integrados. La conexión en serie de varios módulos fotovoltaicos permite obtener más de 2 kW (ver
figura 1.1). En este nivel de potencia, el intervalo de voltaje proporcionado por el arreglo
fotovoltaico está entre 150 y 450 V. Las ventajas de esta topología son la gran cantidad de potencia
que pueden manejar, lo que disminuye el precio por Watt, y su eficiencia mayor a la de los
inversores centrales.
Multi-cadena (multi-string): El esquema más reciente es el inversor multi-cadena, en el cual se
conectan varios convertidores CD/CD a un inversor central. Al contrario de los inversores string, los
inversores multi-cadena sólo necesitan un inversor central para todas funciones de supervisión y
protección. Con este esquema se pretende sumar la ventaja de alto manejo de energía del inversor
string con el bajo costo del inversor central. En la actualidad, los inversores multi-cadena tienen
niveles de potencia de hasta 5 kW como se observa en la figura 1.1, aunque este límite está dictado
más por aspectos mercadotécnicos que por dificultades técnicas.
Por lo que respecta al CENIDET, a partir de 1999 se han desarrollado varios trabajos en el
campo de los SFV. Estos trabajos constituyen los antecedentes directos de la presente tesis y
marcaron la pauta para la investigación. Una característica común a estos trabajos es que están
orientados a aplicaciones conectadas a la red eléctrica, por lo que se evita el empleo de bancos de
baterías.
En [3] se desarrolló un sistema fotovoltaico de una sola etapa de potencia. El objetivo principal
fue el estudio e implementación de un inversor tipo fuente de voltaje, regulado en corriente, y con
seguimiento del punto de máxima potencia. Este inversor se utilizaba como un generador auxiliar
conectado a la red eléctrica, y su función era proporcionar la energía necesaria para satisfacer los
4
picos de demanda que ocurren en zonas calurosas debido a la utilización de aparatos de aire
acondicionado. El diagrama a bloques del sistema se aprecia en la figura 1.2.
Fig. 1.2. Diagrama a bloques de Sistema fotovoltaico conectado a red.
En [4] se desarrolló el sistema de cogeneración con funciones de filtro activo que se aprecia en
la figura 1.3. Como en el caso del aparato anterior, también estaba constituido por una etapa de
potencia única; y se orientó a inyectar potencia activa a la red eléctrica para disminuir picos de
demanda máxima mediante el seguimiento del PMP, lo que permite aprovechar al máximo la
capacidad instalada del arreglo fotovoltaico. El sistema no sólo inyectaba potencia activa, sino
también potencia reactiva y de distorsión, elevándose entonces la calidad de la red eléctrica en el
punto común de conexión, puesto que se compensaba el factor de potencia de la red.
Fig. 1.3. Sistema Fotovoltaico de Inyección de Potencia activa y reactiva.
En los desarrollos anteriores quedó en evidencia una debilidad inherente al uso de una sola
5
etapa de potencia, y que consiste en la incapacidad de operar constantemente en el punto de máxima
potencia. Para que esto ocurra es necesario demandar a las celdas fotovoltaicas una corriente libre de
rizo, y un inversor demanda una corriente con un rizado al doble de la frecuencia de salida. Por lo
tanto, en [5] se presentan el diseño y la construcción de un convertidor CD/CD elevador (boost)
entrelazado de dos etapas. Sus principales características de operación son la reducción de rizo de
corriente que se demanda a los paneles fotovoltaicos, y la operación en el régimen del seguimiento
del PMP.
1.2
Planteamiento del problema
Los desarrollos anteriores en el CENIDET produjeron los siguientes resultados:
1) Un inversor monofásico, puente completo, con conexión a la red eléctrica, regulado en corriente y
capaz de generar formas de onda de buena calidad, compatible con la normatividad vigente.
2) Un convertidor CD/CD elevador que demanda al banco de celdas fotovoltaicas una corriente libre
de rizo, y que es capaz de seguir, de manera confiable, el punto de máxima potencia.
Fig. 1.4. Diagrama a bloques del sistema fotovoltaico conectado a red.
El siguiente paso en el desarrollo de un SFV de altas prestaciones consiste en conjuntar el
convertidor CD/CD y el inversor. La manera más sencilla de hacerlo es utilizando un capacitor de
enlace, como se muestra en la figura 1.4. Puede ocurrir que en algunas ocasiones se extraiga a las
celdas fotovoltaicas más energía de la que se inyecta a la red; en este caso el superávit se almacena
6
en el enlace, lo que produce un incremento de la tensión en él. Para evitar aumentar excesivamente
el voltaje es común utilizar capacitores de valores grandes, lo que lleva al empleo de capacitores
electrolíticos. Es sabido que un problema con los capacitores electrolíticos es que presentan una tasa
de fallas elevada, especialmente cuando operan a temperaturas altas.
Se propone entonces un esquema de dos etapas en el cual se minimice el tamaño del capacitor
en el enlace de CD, evitándose, de ser posible, el empleo de capacitores electrolíticos. Se prevé que
esto se reflejará como una tensión variable en el enlace. Los puntos que se desea resolver son los
siguientes:
a) Cuál es la variación permitida en el enlace de CD, tomando en cuenta que el inversor debe ser
capaz, bajo cualquier condición, de inyectar una corriente de alta calidad a la red eléctrica.
b) Cómo resolver el acoplamiento entre los circuitos de mando del convertidor CD/CD y del
inversor, de manera que se garantiza que las celdas fotovoltaicas operan permanentemente en el
punto de máxima potencia.
c) Qué estrategia de control se debe utilizar para que se demande la misma energía que se genera, y
por lo tanto en el enlace se almacene el mínimo.
1.3
Estado del arte
Los SFV actuales tienen un tiempo medio de primera falla cercano a cinco años. Este periodo es
corto en comparación con los demás componentes del sistema, que pueden operar durante lapsos de
hasta 25 años [6]. Muchos de los problemas se atribuyen al capacitor de enlace ya que,
históricamente, se le ha identificado como un elemento muy propenso a fallas. En consecuencia, se
empezaron a estudiar las opciones para optimizar los SFV y que, simultáneamente, se obtuviera el
punto de máxima potencia de las celdas.
En la página de la IEEE se revisó una cantidad considerable de artículos, publicados en el
periodo comprendido entre el año 2000 hasta al 2007, enfocados a sistemas fotovoltaicos con
estructuras de dos etapas; sin embargo, se encontró que en la mayoría no se hacían comentarios
acerca del capacitor de enlace. Las 3 referencias que se presentan a continuación son las que
abordaban el tema de una manera directa.
7
1.3.1
Inversor conectado a red con alta fluctuación de voltaje
En [7] se presenta un SFV conectado a red, con alta fluctuación de voltaje en el capacitor de enlace.
El diagrama a bloques se muestra en la figura 1.5. El sistema gobierna la corriente que se extrae de
las celdas fotovoltaicas, de manera que es posible operar en el PMP. En un diseño convencional, el
capacitor debería ser lo suficientemente grande para que la corriente demandada por el inversor no
produzca en el enlace una fluctuación del voltaje mayor al 5%. En el diseño que se presenta se
permite una fluctuación del 25% del voltaje del enlace. Esto permite disminuir el tamaño del
capacitor, lo cual redunda en un incremento de la densidad de potencia.
El control del convertidor CD-CD permite regular la corriente de entrada, iPV, a un valor
deseado. El control del inversor está diseñado para mantener el voltaje promedio en el enlace igual a
un voltaje nominal de enlace VC. Se plantea entonces una solución para manejar el efecto sobre el
voltaje VC mediante el bloque de retroalimentación. La tensión v’c se regula por medio del control
del convertidor CD-CA; por lo tanto, puede emularse como una fuente independiente vista desde el
controlador del convertidor CD-CD.
La frecuencia de conmutación del inversor es de 20kHz, por lo que el lazo de corriente se diseña
para tener un ancho de banda de 2 kHz. El lazo de voltaje debería diseñarse para regular el voltaje
promedio del enlace. Debido a que el rizo de voltaje en el enlace estará a 120Hz, el lazo de control
del voltaje debería tener un ancho de banda de 12Hz o menos, para que la salida del controlador no
tenga una componente a 120Hz significativa.
Fig. 1.5. Diagrama a bloques de un sistema fotovoltaico conectado a red
con alta fluctuación del voltaje en el enlace.
8
1.3.2 Inversor sinusoidal monofásico de modo interruptor dual de tiempo compartido
En [8] se propone el prototipo que se muestra en la figura 1.6, el cual logra alta eficiencia en la
conversión de la energía manteniéndose los requerimientos de potencia. Además, la capacitancia del
condensador del acoplamiento de CD, entre la primera y la segunda etapas, puede reducirse en gran
medida.
Fig. 1.6. Circuito Inversor sinusoidal monofásico con convertidor Boost
El principio de funcionamiento del circuito se muestra en la figura 1.7. Cuando el convertidor
elevador opera bajo una condición de modulación sinusoidal en valor absoluto (es decir, como una
onda sinusoidal rectificada), el inversor puente completo no funciona. Cuando el inversor funciona
en un régimen de modulación PWM sinusoidal, el convertidor elevador no funciona. El número total
de conmutaciones puede reducirse, puesto que en el circuito propuesto no es necesario que
funcionen simultáneamente ambas etapas de conversión de la energía, como en inversores
convencionales. Por lo tanto, se pueden disminuir las pérdidas de conmutación y de conducción de
ambas etapas de potencia.
Por otra parte, con la onda sinusoidal parcialmente controlada del convertidor elevador no es
estrictamente necesario mantener constante el voltaje de salida así que, en la práctica, puede
eliminarse el condensador electrolítico de CD entre la primera y la segunda etapas. En lugar de un
condensador electrolítico puede utilizarse un condensador pequeño de película para alta frecuencia.
De acuerdo a los autores, se estima que la capacitancia de este condensador de película se reduce
9
1000 veces con respecto al condensador electrolítico de CD convencional. El condensador de
película es de tamaño pequeño, tiene bajas pérdidas, alta confiabilidad y largo tiempo de vida.
Fig. 1.7. Principio de operación de inversor monofásico sinusoidal modulado modo-dual de tiempocompartido con convertidor Boost.
Fig. 1.8. Configuración del circuito para el sistema propuesto en [8].
1.3.3 Sistema fotovoltaico basado en un convertidor Flyback, con circuito reductor de
rizo de corriente
En [9] se presenta el circuito que se muestra en la figura 1.8, en el cual se aprecia un sistema
fotovoltaico con un convertidor flyback. Además, tiene un circuito adicional en la parte superior, en
10
un recuadro con líneas punteadas, llamado circuito de aligeramiento de potencia. La estrategia
básica del circuito de aligeramiento de potencia es que la potencia pulsante sobre el bus de CD se
convierte en un voltaje pulsante en el capacitor Cs.
La figura 1.9 muestra la relación entre el voltaje pulsante vs y el capacitor Cs. Como se puede
apreciar, cuando la amplitud del voltaje aumenta la capacitancia disminuye, ya que se tiene un
decremento en el voltaje pulsante presente en Cs. El capacitor Cs, necesario para una reducción en el
voltaje pulsante sobre el bus de CD, puede disminuirse al 1% o 0.5% del que se usa en el método
convencional. En la referencia [9] se analiza detalladamente el método de control para sincronizar la
operación del inversor flyback con la operación de reducción del rizo sobre el circuito de
aligeramiento de potencia. Debe notarse que este convertidor está planeado para aplicaciones
integradas las que, por definición, son de potencias limitadas.
Fig. 1.9. Voltaje pulsante y capacitancia.
1.3.4 Conclusión del estado del arte
En la revisión del estado del arte se notó que actualmente se están explorando diversas soluciones
para disminuir el capacitor de enlace entre el convertidor CD/CD y el inversor, aunque el estudio de
los efectos que causa esto aún no se ha realizado por completo. Además, las estrategias utilizadas
son complejas, tanto en control como en sus circuitos.
Considerando lo anterior, es evidente que un análisis de dichos efectos sería de gran ayuda para
determinar cuál es el capacitor de menor dimensión que es posible utilizar manteniéndose un
11
funcionamiento adecuado del sistema. Además, podría llevar a un control más sencillo del voltaje en
el enlace.
1.4
Justificación
Esta tesis es de importancia debido a que es continuación de otros trabajos de investigación
realizados en el CENIDET en torno a sistemas fotovoltaicos. La meta final en esta línea de trabajo
es la integración de un sistema fotovoltaico de altas prestaciones.
1.5
Objetivos
1.5.1 Objetivo general
Desarrollar un sistema fotovoltaico de dos etapas, con mínimo almacenamiento de energía en el
enlace de CD.
1.5.2 Objetivos particulares
•
Disminuir el capacitor de enlace lo suficiente para evitar la utilización de uno electrolítico.
•
Generar un método de diseño.
•
Inyectar potencia activa a la red eléctrica en los horarios de mayor demanda.
•
Implementar un prototipo funcional
•
Verificar los resultados obtenidos cuando se disminuye el capacitor de enlace.
•
Generar una forma de onda de alta calidad, compatible con la normatividad existente.
1.6
Alcances y aportaciones
Se propone el desarrollo de un sistema fotovoltaico que tenga las siguientes características:
•
Enfoque a aplicaciones de reducción de picos de demanda. El sistema actuará de manera
auxiliar a la red eléctrica debido a que no contará con banco de baterías.
12
•
Con capacidad de 1 kW.
•
Seguimiento del punto de máxima potencia de las celdas fotovoltaicas.
•
El sistema se realizará a nivel prototipo de laboratorio.
Las aportaciones de este trabajo servirán para implementar un SFV conectado a red y conseguir
que siempre se trabaje adecuadamente, aún cuando la temperatura e irradiación solar presenten
cambios. Además, se disminuirá el almacenamiento de energía en el bus de CD, lo cual provocará
una disminución en el capacitor de enlace y, por consiguiente, disminuirá el riesgo a fallas debidas
al condensador.
13
14
Capítulo 2
El sistema fotovoltaico
El aprovechamiento de la energía solar ha experimentado un gran avance en últimos años, y van
encontrándose más aplicaciones a medida que el precio de las celdas fotovoltaicas disminuye. Esto
va unido a la liberación del mercado eléctrico, que permite que cualquier usuario pueda ser
productor de energía, consumiendo de la red sólo cuando tiene más demanda, o cuando las
condiciones atmosféricas no permiten generar lo suficiente. Una ventaja de este tipo de energía es
que es, quizá, la única fuente de energía renovable que se puede instalar masivamente en las grandes
zonas urbanizadas [10]. En este capítulo se aborda la descripción de las etapas del SFV y el análisis
del almacenamiento de energía en el enlace de CD. También, se describe el modelo utilizado para
emular la forma de onda característica de las celdas instaladas en el Instituto de Investigaciones
Eléctricas (IIE).
El SFV se muestra en la figura 2.1, las celdas fotovoltaicas son emuladas por una fuente de CD,
la cual proporciona voltaje de corriente directa al sistema; el voltaje entregado por las celdas es
elevado por medio del convertidor CD/CD de dos etapas entrelazadas, éste demanda un rizo
pequeño a las celdas ya que es una especificación para su buen funcionamiento. Después, se tiene el
enlace de CD que forma parte del convertidor CD/CD y además es el elemento que almacena la
energía que no se demanda en el inversor. El voltaje del enlace debe ser mantenido en ciertos límites
15
mediante un control adecuado de las etapas. Por último, el inversor debe generar una corriente
sinusoidal inyectándola a la red con un alto factor de potencia y baja distorsión armónica.
Figura 2.1. Diagrama a bloques del SFV.
2.1
Modelado de la celda fotovoltaica
Las celdas solares son dispositivos que convierten la energía solar en electricidad. Algunas de sus
ventajas son las siguientes:
•
Son confiables y silenciosas, no tienen partes móviles y, si se les recubre con vidrio o plástico,
duran 30 años o más.
•
No producen dióxido de carbono durante su uso, la contaminación de agua y aire durante su
operación es baja, lo mismo que la contaminación de aire durante su manufactura.
•
La producción de energía neta útil es elevada y son fáciles de instalar.
Una característica de las celdas es que la potencia que se puede obtener de ellas depende de la
temperatura, de la carga, y del nivel de irradiación incidente. Además, la magnitud del voltaje que
proporciona una celda es pequeña, aproximadamente 1 V de corriente directa, por lo que se conectan
en bancos cuando se necesita un voltaje más alto.
2.1.1 Tecnologías de fabricación
En 2002 se instalaron cerca de 400 MW de energía fotovoltaica alrededor del mundo. Más del 90%
de éstos se basaron en la tecnología del silicio. Hoy en día las tecnologías más utilizadas son la
policristalina y la monocristalina, que tienen eficiencias comprendidas entre el 14% y el 20%. La
tecnología monocristalina es la que ofrece mayor eficiencia, pero el costo también es más alto. La
tecnología policristalina tiene un costo de fabricación menor, pero su rendimiento también es menor
[11].
16
2.1.2 Características eléctricas de la celda
Una celda fotovoltaica tiene un comportamiento no lineal. La característica voltaje-corriente de la
que se utilizó se muestra en la figura 2.2. La celda se emula en PSIM, con la finalidad de tener una
idea del comportamiento que tendrá el sistema que se diseñe.
Figura 2.2. Comportamiento corriente-voltaje de la celda modelo SP75 marca Siemens.
2.1.3 Celda fotovoltaica emulada
Para emular el comportamiento de la celda fotovoltaica se utiliza el circuito de la figura 2.3 [10],
que se construye con el software de simulación PSIM.
Figura 2.3. Circuito que emula la celda fotovoltaica [10].
El término ICD es la corriente de corto circuito de la celda, RF es la resistencia asociada con las
corrientes de fuga y RCC es la resistencia de los contactos y conexiones. La celda, en su estructura
interna, tiene una unión de un material semiconductor tipo P con uno tipo N, lo cual hace posible
que dicha unión pueda representarse por un diodo, cuya corriente se calcula con la ecuación 2.1.
17
  VD  
I D = I SAT e  n⋅VT  − 1




(2.1)
donde ISAT es la corriente de saturación, ID es la corriente en la unión, VD es el voltaje en la unión.
Además:
VT = k·T/q
(2.2)
donde k es la constante de Boltzmann, T es la temperatura absoluta de la celda y q es la carga
elemental.
El modelo de la figura 2.3 no toma en cuenta el comportamiento dinámico a alta frecuencia de
la unión PN, ni el efecto de la temperatura. Aunque el circuito no es un modelo preciso del panel
solar, si puede mostrar el comportamiento del sistema ante una entrada con una característica
similar. Al no tomarse en cuenta los parámetros antes mencionados, la ecuación de la corriente en el
diodo queda de la siguiente forma:
[
]
I D = I SAT e (VD ) − 1
(2.3)
Para representar la unión PN, se utiliza una función i=f(v) que emula a una resistencia no lineal
y que se calcula como sigue:
I SAT =
ID
e
(VD )
−1
= 1.107 x10 −86 A
donde se usaron los siguientes valores: ID = 8 A y VD = 200V.
Figura 2.4. Modelado de celda fotovoltaica.
18
(2.4)
En la representación de la celda fotovoltaica se toma un módulo de varias celdas en serie. El
circuito que se utiliza como modelo de la celda es el de la figura 2.4, al cual se le agrega una carga
para obtener las formas de onda de corriente y potencia [10]. En la figura 2.5 se presenta la
característica voltaje-corriente, y en la figura 2.6 la relación voltaje-potencia de salida, obtenidas por
simulación utilizando PSIM.
10
9
8
Corriente (A)
7
6
5
4
3
2
1
0
0
50
100
Voltaje (v)
150
200
Figura 2.5. Característica voltaje-corriente de la celda.
2000
1800
1600
Potencia (W)
1400
1200
1000
800
600
400
200
0
0
50
100
Voltaje (v)
150
200
Figura 2.6. Característica voltaje-potencia de salida
19
En la figura 2.6 se observa que la potencia entregada por la celda tiene un punto máximo de
operación, el cual se pretende explotar mediante un algoritmo de búsqueda del punto de máxima
potencia (PMP). Dicho algoritmo se detallará en secciones posteriores.
2.1.4 Punto de máxima potencia (PMP)
En la figura 2.6 se muestra la característica voltaje-potencia de la celda. Se puede notar que existe
un punto de máxima potencia (PMP). Para que la potencia de la celda pueda aprovecharse de la
manera óptima, es importante que se trabaje en este punto. El punto de operación del sistema
fotovoltaico cambia su PMP debido a los cambios en la irradiación solar, la temperatura de las
celdas y la carga, y estos cambios se aprecian en la familia de curvas de la figura 2.2. Cuando se
aplica un seguidor del PMP al sistema, se fuerza a que el arreglo fotovoltaico opere en el PMP bajo
cualquier condición, resultando en una mejora en la eficiencia.
El seguimiento de la potencia máxima es especialmente conveniente debido a que la red
eléctrica admite toda la potencia que el módulo puede suministrar. Existen varias técnicas para
controlar el PMP. Por su sencillez, en esta aplicación se utilizará la técnica denominada “Perturbar y
Observar” [3]. El principio de operación consiste en verificar si la potencia actual es mayor a la
potencia que se tenía en un instante antes de aplicar un escalón en la carga. Como el algoritmo no se
verifica la condición de igualdad entre la potencia actual y la anterior, el sistema estará operando
constantemente alrededor del punto de máxima potencia. En el capítulo 4 se presenta el diagrama de
flujo de este algoritmo.
2.2
Convertidor CD/CD
La primera etapa de conversión de energía del SFV es un convertidor CD/CD elevador entrelazado
de dos etapas, el cual fue implementado por [5]. En respuesta a las características deseadas para el
SFV se utiliza un convertidor elevador trabajando en modo de conducción continuo. Para el análisis
se considera el procedimiento descrito en [12] y [13]. En la figura 2.7 se observa la topología a
utilizar.
Las especificaciones de diseño y construcción para el convertidor CD/CD se basan en los
parámetros de operación, tanto del panel FV como del inversor. A continuación se presentan las
especificaciones que se utilizaron (tabla 2.1).
20
Tabla 2.1. Especificaciones de para la construcción del convertidor CD/CD.
Parámetro
Valor
Voltaje de los paneles FV
130V ≤ VPV ≥ 200V
Voltaje del inversor
200V ≤ VOCD ≥ 250V
Potencia del convertidor
850W ≤ POCD ≥ 1000W
Rizo de corriente
∆I FV = ∆I CD < 0.5
PO
ICD
VCD
VOCD
Figura 2.7. Topología con dos convertidores tipo boost entrelazado (interleaved)
2.3
Convertidor CD/CA
Para la segunda etapa del SFV se utiliza un inversor monofásico como el que se muestra en la figura
2.8, alimentado por la tensión del bus de CD, y que se regula en corriente. Los aspectos que se
tienen en cuenta son los siguientes:
•
Generar un flujo de potencia del SFV hacia la red.
•
Bajo nivel de contenido armónico
•
Operación en el PMP
•
Protecciones ante sobrecorriente
•
Protección contra islanding
•
Protección contra sobretemperatura
21
El convertidor CD/CA se encarga de producir una corriente sinusoidal que se inyecta a la red.
Esto lo hace mediante la conmutación controlada de los interruptores de potencia (IGBT´s).
Figura 2.8. Inversor monofásico.
Los inversores con regulación en corriente son ampliamente utilizados en aplicaciones para
SFV. Existen varias técnicas de regulación en corriente, las que se basan en un control de lazo
cerrado que manda las señales de conmutación a los interruptores, de manera que la corriente de
salida del inversor siga a una señal sinusoidal de referencia. Esta señal de referencia se toma
directamente de la red eléctrica, por lo que el ángulo de desplazamiento entre la corriente generada y
la tensión de línea es cero.
La frecuencia de conmutación (fSW) es un parámetro de entrada en el control de corriente, en
este caso como se trata de un control por histéresis, dicha frecuencia es variable, y la frecuencia
máxima estará definida por la misma banda de histéresis. La implementación de este método es muy
sencillo y cuenta con una buena respuesta dinámica, la sincronía con la línea se obtiene de forma
automática al tomar la señal de referencia directamente de la línea (vca).
Actualmente, el uso de componentes integrados está llevando a tener una disminución en las
pérdidas debido a la cercanía de las conexiones entre los interruptores, con esto se reducen los
parásitos inductivos y los transitorios de tensión. Por tal razón, en este trabajo se plantea la
utilización de un módulo de IGBT´s, que es de manejo e interconexión sencillos.
Por otra parte, el control del convertidor CD/CA debe de desempeñar diversas funciones para su
buen funcionamiento:
•
22
Proporcionar una señal de control PWM para el control de cada interruptor.
•
Generar un tiempo muerto para que dos interruptores de una misma rama no estén
encendidos al mismo tiempo.
•
Sincronizar la corriente de salida con la tensión de la línea para tener un factor de potencia
unitario.
•
Desactivar las señales de control cuando se produzca una falla.
En términos generales, la corriente de salida del convertidor CD/CA no es una sinusoide
perfecta. Por lo tanto, se necesita colocar un filtro que atenúe los armónicos inherentes generados
por el patrón PWM [3]. Por otra parte, este filtro también debe representar la menor atenuación
posible a la frecuencia fundamental, para obtener finalmente una señal con una THD menor al 3%
según especificaciones de las siguientes normas de la IEEE: 1547, 929, 519 [14] [15] [16].
2.4
Análisis matemático del almacenamiento de energía
El voltaje en el capacitor de enlace tiene una componente de CA, cuanto menor es la capacitancia la
componente es mayor. Por ejemplo, para un capacitor de 20 µF la componente es aproximadamente
de 200 volts, como se muestra en la figura 2.9.
Figura 2.9. Voltaje en el enlace de CD con un capacitor de 20 µF.
En las figuras 2.10 y 2.11, se tiene el voltaje del enlace utilizando una capacitancia de 100 µF y
1000 µF, respectivamente. En éstas se nota como la componente de CA va disminuyendo conforme
aumenta la capacitancia, esto lleva a un decremento en el voltaje en el enlace. Esto se debe a que la
23
energía que se transmite en el enlace es la misma, por lo que la disminución en la capacitancia tiene
que ser reflejada en el voltaje del enlace y viceversa; no importando el valor de capacitor que se
coloque en el enlace.
Figura 2.10. Voltaje en el enlace de CD con un capacitor de 100 µF.
Figura 2.11. Voltaje en el enlace de CD con un capacitor de 1000 µF.
24
La figura 2.12 muestra el espectro en frecuencia de la corriente en el diodo del convertidor
boost sin tomar en cuenta los armónicos en alta frecuencia, debido a las conmutaciones; se tiene un
valor promedio de 1.62 A. Cuando se utiliza un capacitor de 1000 µF, se observa que no hay ningún
armónico presente más que el fundamental, ya que se trata prácticamente de un nivel de CD.
Figura 2.12. Espectro de corriente en el diodo del convertidor boost, C = 1000 µF.
Valor promedio = 1.62 A.
Cuando se obtiene el espectro en frecuencia de la corriente promedio en la entrada del inversor,
aparece un armónico a 120 Hz, como se observa en la figura 2.13. Esto se debe a la potencia
demandada por el inversor, la cual se explicará más adelante en esta sección. Además, se nota que la
corriente es menor que en el diodo.
La energía en un capacitor depende de la capacitancia y del voltaje que pasa a través de él. Por
lo tanto, si se aumenta la fluctuación de voltaje que se ve a la salida del convertidor boost y se
optimiza el control del flujo de energía, es posible construir un sistema fotovoltaico de dos etapas,
que utilice un capacitor más pequeño en el enlace de CD. Por tal razón, es necesario hacer un
análisis del almacenamiento de energía para calcular cuál es capacitancia mínima que se puede
utilizar en el enlace, sin que esto afecte el funcionamiento del sistema.
25
Figura 2.13. Espectro de corriente en la entrada del inversor, C = 1000 µF.
Valor promedio = 1.36 A.
Para el análisis del almacenamiento de energía se parte del circuito de la figura 2.14, en el cual
se representan las dos etapas del sistema con fuentes de corriente. El análisis parte de la ley de
corrientes de Kirchoff y se sustituye en la ecuación de voltaje en el capacitor.
CD / CD
CD / CA
IC
+
I CD
iL = iˆinv senωt
VC
-
Figura 2.14. Sistema fotovoltaico representado con fuentes de corriente.
iC (t ) = I CD - iˆinv senωt
iC (t ) = C
26
dvc (t )
dt
(2.5)
(2.6)
dvC (t ) =
vC (t ) =
(
)
1
I CD - iˆinv senωt dt
C∫
1
C


iˆinv
cos ωt  + Vx
 I CD t +
ω


(2.7)
(2.8)
Una vez que ya se tiene la integral de vC(t), se evalúa la ecuación 2.8 con respecto a cero y se
determina Vx, que es la constante de integración. Esto debido a que se sabe que en t = 0, vC(t) es
igual al voltaje inicial en el capacitor (VCO).
vC (0) =

iˆinv
1
cos ω(0)  + Vx = VCO
 I CD (0) +
C
ω

(2.9)
iˆinv
Cω
(2.10)
Vx = VCO −
Por lo tanto, la ecuación del voltaje en el capacitor de enlace es:
vC (t ) =
1
C

 
iˆinv
iˆinv 
I
t
+
ω
t
+
V
−
cos

 CD
  CO
Cω 
ω

 
(2.11)
Por otro lado, se evalúa la ecuación 2.11 para medio periodo de ciclo y se iguala con la
ecuación 2.12, para poder obtener una ecuación que relacione iˆinv e I CD .
vC (T / 2 ) =
 
iˆinv
iˆinv  TI CD 2iˆinv
1
−
=
 I CD (T / 2 ) + cos ω ( T / 2 )  +  VCO −
C
ω
C
ω
2
C
Cω
 

(2.12)
En régimen permanente,
vC (t ) ωt =0 = vC (t ) ωt =π
πI
iˆinv = CD
2
(2.13)
(2.14)
Sustituyendo el valor de la ecuación 2.14 en la 2.11 y sabiendo que ICD = Pmax/VCO el voltaje en
27
capacitor de enlace queda:
vC (t ) =
I π
I π I
1
 
I CD t + CD cos ωt  +  VCO − CD  = CD

C
2ω
2C ω  C
 
vC (t ) =
Pmax
CVCO
I CD π
π


t + 2ω cos ωt  + VCO − 2C ω
Pmax π
π


t + 2ω cos ωt  + VCO − 2C ωV
CO
(2.15)
(2.16)
Para que el sistema entregue potencia en todo momento, el voltaje del enlace deber ser mayor o
igual al voltaje de línea. Como se puede observar en la figura 2.15, el nivel crítico del sistema para
entregar potencia se localiza en ωt = 3π/4. Para asegurar la premisa anterior es necesario que se
cumpla con la siguiente condición:
 3π 
vC ( t ) ω t = 3 π ≥ vˆlinea sen 

 4  ωt = 3 π
4
(2.17)
4
Figura 2.14. Gráfica de voltaje en el capacitor y voltaje de línea.
Evaluando a vC(t) en ωt = 3π/4 se tiene,
vC ( t ) ωt = 3π ≥
4
Pmax
CVCO
Pmax π 
 3π  π
 3π   
+
cos
ω
+
V
−


CO






2CωVCO 
 4  
 4ω  2ω
(2.18)
Sustituyendo la ecuación 2.18 en la 2.17 y resolviendo, se obtiene una ecuación que relaciona
VCO con C quedando de la siguiente forma:
28
Pmax
CVCOmin
Pmax π
 3π  π
 3π   
 4ω  + 2ω cos ω  4   +  VCO − 2C ωV

  

COmin

 3π 
 ≥ vˆlinea sen  
 4 

P
 3π  π
 3π 
 3π  π 
VCOmin ≥ vˆlinea sen   − max 
cos ω   −
+

 4  CVCOmin  4ω  2ω
 4  2ω 
Pmax π
 3π 
VCOmin ≥ vˆlinea sen   −
 4  2C ωVCOmin
VCOmin ≥
1
 3π  
 2 + cos ω  4  
 

vˆlinea
Pmax π  1 1 
−
+
2 2C ωVCOmin  2
2 
(2.19)
(2.20)
(2.21)
(2.22)
Utilizando la ecuación 2.16 se calcula el valor mínimo de vC(t) que se localiza en t = 3π/4ω,
quedando la siguiente ecuación:
vC ( t )min = vC ( t ) ωt = 3π
(2.23)
Pmax π  1 1 
+
+ VCOmin
2C ωVCOmin  2
2 
(2.24)
4
vC ( t )min =
El máximo valor de vC(t) se localiza en t = π/4ω, quedando la siguiente ecuación:
vC ( t )max = vC ( t ) ωt = π
(2.25)
Pmax π  1 1 
− + VCOmin
2C ωVCOmin  2 2 
(2.26)
4
vC ( t )max =
El valor del rizo se calcula se calcula con:
∆vC ( t ) = vC ( t )max − vC ( t )min
(2.27)
Pmax π  2

− 1

2CVCOmin  2 
(2.28)
∆vC ( t ) =
29
Para calcular el valor del capacitor se despeja C de la ecuación 2.16, resolviendo se tiene:
C=
Pmax π
(
(
2 −2
)
4ωVCOmin vˆlinea − VCOmin 2
(2.29)
)
Relacionando las ecuaciones de energía en un capacitor, se obtiene el valor de VCO sin
necesidad de conocer el valor de la capacitancia.
(
1
ECAP = C VCOmin
2
∆ECAP =
)
2
(2.30)
1
ECAP
2
(2.31)
(
1
2
ECAP = C ( vC (t )max ) − VCOmin
4 
(
1
C VCOmin
2
)
(
) 
2
1
2
= C ( vC (t )max ) − VCOmin

4 
2
(2.32)
) 
2
(2.33)
Despejando la ecuación 2.33 se obtiene:
VCOmin =
vC (t )max
3
(2.34)
Sustituyendo las ecuaciones 2.29 y 2.34 en la 2.26, se obtiene el mínimo voltaje inicial
necesario para inyectar potencia a la línea en todo momento.
VCOmin = vC ( t )max −
3VCOmin −
VCOmin =
30
Pmax π  1 1 
−
2C ωVCOmin  2 2 
Pmax π  1 1 
− − VCOmin = 0
2CωVCOmin  2 2 
(
)
( 2 2 − 2 ) + ( 3 − 1)( 2 − 2 2 )
vˆlinea 2 − 2
(2.35)
(2.36)
(2.36)
Capítulo 3
Diseño y Construcción del prototipo
Como se mencionó en el capítulo 1, el presente trabajo de tesis es una continuación de otras
investigaciones realizadas en el CENIDET; por lo cual, se utiliza la etapa de potencia del
prototipo desarrollado en [5], que corresponde a la primera etapa del SFV.
Esta sección se enfoca a la construcción de la segunda etapa del SFV, del control del sistema,
de las etapas de acondicionamiento de la señal, protecciones y diseño térmico. Además se
mencionan las ecuaciones de diseño del convertidor CD/CD desarrollado en [5].
3.1
Ecuaciones de diseño y funcionamiento del convertidor CD/CD
Las ecuaciones que se presentan a continuación se desarrollaron en [5]. La ganancia M del
convertidor se determina como sigue:
M =
VO
230V
=
= 1.76
VCD 130V
(3.1)
El ciclo de trabajo D máximo también se calcula a partir de:
D=
VO − VCD 230V − 130V
=
= 0.434
VO
230V
(3.2)
Las expresiones utilizadas para determinar el valor de los inductores, son las mismas que las
31
usadas para el convertidor boost. Por lo tanto, el valor de los inductores se determina como:
L1,2 =
(VCD )( D ) = (130V )( 0.434 )
( ΔI L1,L2 ) ( f s ) ( 210mA)( 75kHz )
(3.3)
En [5] se encuentra de manera detallada el análisis matemático de las ecuaciones de diseño y
construcción del convertidor. En la figura 3.1 se observa el prototipo desarrollado en [5], del cual
se utiliza la parte de potencia para el SFV. El circuito es complementado con una nueva tarjeta,
en la que se incluye el control de todo el sistema.
Etapa de
potencia
Etapa de
control
Figura 3.1. Convertidor CD/CD prototipo de [5].
3.1.1
Esfuerzos de voltaje y corriente de los dispositivos
Con base en [19], el voltaje máximo aplicado a través de los interruptores de potencia Q1 y Q2, y
los diodos de salida D1 y D2, de la figura 2.7, está dado por:
1
⎛ 1 ⎞
⎛
⎞
VQ1,Q 2 = VD1, D 2 = (VCD ) ⎜
⎟ = (130V ) ⎜
⎟ = 229.68V
⎝ 1− D ⎠
⎝ 1 − 0.434 ⎠
(3.4)
Considerando una eficiencia η del 95% y operando a la potencia de salida nominal, la
corriente de entrada al convertidor está dada por:
I CD =
PO
1000W
=
= 8.09 A
VCD ⋅ η (130V )( 0.95 )
(3.5)
La corriente promedio a través de cada diodo se reduce por las etapas en paralelo,
teniéndose:
32
⎛I
I Davg = ⎜ CD
⎝ P
⎞
⎛ 8.09 A ⎞
⎟ (1 − D) = ⎜ 2 ⎟ (1 − 0.434) = 2.28 A
⎝
⎠
⎠
(3.6)
La corriente eficaz a través de los interruptores se calcula con:
⎛I
I Qrms = ⎜ CD
⎝ P
3.1.2
⎞ ⎛ 5 − D ⎞ ⎛ 8.09 A ⎞ ⎛ 5 − 0.434 ⎞
⎟=⎜
⎟⎜
⎟⎜
⎟⎟ = 4.32 A
4 ⎠⎟ ⎝ 2 ⎠ ⎝⎜
4
⎠ ⎝⎜
⎠
(3.7)
Generación de las señales de control
Para el PWM del convertidor CD/CD se utiliza el circuito integrado UC3824 que genera las
señales de conmutación. Mediante un arreglo de compuertas se logra el interleaved (entrelazado)
y se tienen dos señales desfasadas 180°. En la figura 3.2 se muestra el diagrama detallado del
circuito que genera las señales de compuerta de los MOSFET´s del convertidor CD/CD [5].
Figura 3.2. Diagrama a bloques de circuito de control para el convertidor CD/CD.
POTENCIOMETRO
DIGITAL 1
-5V
PWM
1
1
0.1µF
+5V
16
3
14
100µF
13
2
4
15
0.1µF
DS12670-50
2
5
6
3
7
10
UC3824N
11
11
8
RST1
+15V
0.1µF
10µF
100K
CLK
14
DQ
10nF
6
7
11
9
INTCD_1
INTCD_2
10 12
Figura 3.3. Circuito esquemático del circuito de mando para el convertidor CD/CD.
33
En la figura 3.3 se presenta el circuito esquemático del circuito de mando para el convertidor
CD/CD, que es complemento del circuito de la figura 3.18.
3.2
Diseño y armado del convertidor CD/CA
Para la segunda etapa del SFV se usa un módulo inversor monofásico puente completo con
matrícula IRAMX16UP60A. Este dispositivo tiene alta escala de integración, cuenta con diodos
de libre circulación (freewheeling) integrados, y con circuitos impulsores para el accionamiento
de los interruptores. Además, tiene un circuito para la detección de alta temperatura en el módulo.
Para el diseño de esta etapa se consideran las especificaciones y características del sistema.
Tomando en cuenta que la tensión de línea es de 127 Vrms, y la corriente máxima que generará el
sistema es de 8 Arms, se utiliza un módulo que soporta una tensión de 600 V y una corriente de 16
A a 25°C [20]; se estima que estos niveles son adecuados para el buen funcionamiento del
sistema. En la figura 3.4 se muestra el diagrama esquemático del inversor y en la figura 3.5 se
GND
FUENTE3
PTEMP
CAP.NEG.
CAP.POS.
FUENTE2
INTERRUP. 2
INTERRUP. 1
FUENTE1
muestra la placa para el montaje.
Figura 3.4. Circuito esquemático del módulo del inversor.
En la ficha técnica se menciona que se deben colocar capacitores de desacoplo en las
terminales de alimentación, en la figura 3.4 éstos se encuentran en los recuadros punteados.
Además, el módulo contiene un circuito boot-strap interno, al cual se le tiene que agregar un
capacitor entre las terminales Vs y Vb para completarlo. Con este circuito se evita utilizar una
fuente independiente para cada uno de los interruptores superiores. En el diseño del inversor no
34
se incluyen los capacitores mencionados debido a que el fabricante no proporciona las
especificaciones necesarias para el cálculo. Se utilizan entonces fuentes independientes para cada
interruptor superior [20].
Figura 3.5. Placa del módulo del inversor.
En el circuito esquemático se nota un diodo zener conectado entre tierra y la terminal 21 del
módulo; este diodo se utiliza para limitar el voltaje de salida de la protección por
sobretemperatura, a un nivel que pueda manejar el circuito de protecciones.
3.2.1
Diseño térmico
Uno de los puntos más importantes en el diseño de un inversor es lo concerniente al diseño
térmico, cuyo objetivo consiste en evitar que los dispositivos alcancen la temperatura de unión
máxima, provocando la destrucción del dispositivo. Para el diseño se parte del modelo térmico de
la figura 3.6. En él se observa la representación térmica para los cuatro interruptores de potencia
con sus respectivos diodos en antiparalelo. El diseño se hace para el módulo integrado. Por lo
tanto, sólo existe la resistencia térmica de encapsulado-disipador y de disipador-ambiente. La
variable de interés es la resistencia térmica disipador-ambiente. Como se mencionó en el capítulo
2 se trata de un inversor monofásico controlado en corriente, debido a esto se analizan 4
interruptores y 4 diodos.
Resolviendo el circuito de la figura 3.6 por ley de voltajes de Kirchoff, suponiendo que la
35
potencia disipada en cada IGBT es la misma y que en cada diodo también lo es; se tiene lo
siguiente:
TJQ = PQ θ JCQ + 4 ( PQ + PD ) ( θCS + θ SA ) + TA
(3.8)
Figura 3.6. Modelo térmico de la etapa de potencia.
Resolviendo la resistencia térmica disipador-ambiente según el interruptor es:
θSA =
36
TJQ − TA − PQ θ JCQ
4 ( PQ + PD )
− θCS
(3.9)
donde:
TJQ = Temperatura de unión en el IGBT
θJCQ = Resistencia térmica unión-encapsulado (IGBT)
θJCD = Resistencia térmica unión-encapsulado (diodo)
θCS = Resistencia térmica encapsulado-disipador (IGBT)
θSA = Resistencia térmica disipador-ambiente
PQ = Potencia disipada por cada IGBT
PD = Potencia disipada por cada diodo
Las variables se pueden obtener de las hojas de especificaciones de los componentes
utilizados, excepto para la potencia disipada por los IGBT´s y los diodos.
a) Pérdidas en los IGBT´s
Las pérdidas en los dispositivos se pueden agrupar en pérdidas por conducción PSS más las
pérdidas por conmutación PSW, entonces las pérdidas totales están dadas por:
PQ = PSS + PSW
(3.10)
PSS = I CPVCE ( sat ) (D cos θ )
(3.11)
PSW = (E SW ( ON ) + E SW ( OFF ) ) f SW
(3.12)
donde:
ICP = Corriente pico de salida.
VCE(sat) = Tensión colector-emisor de saturación.
D = Ciclo de trabajo de la señal PWM.
θ = Ángulo de fase entre la tensión y la corriente de salida.
ESW(ON) = Energía de conmutación de encendido del IGBT por el pulso de la corriente pico
ICP.
ESW(OFF) = Energía de conmutación de apagado del IGBT por el pulso de la corriente pico
ICP.
b) Pérdidas en los diodos
Las pérdidas en los diodos están dadas por:
37
PD = I CPVFM [(1 − cos θ )D ]
(3.13)
donde:
VFM = Caída de tensión en sentido directo
Considerando que la corriente máxima generada por el inversor es de 8 amperes RMS, la
corriente pico es:
I CP = 8 ⋅ 2 = 11.31 A
(3.14)
En [20] se encuentran los parámetros necesarios para el cálculo de la resistencia térmica, los
cuales se listan en la tabla 3.1.
Tabla 3.1. Parámetros para el cálculo de la resistencia térmica
Parámetro
Valor
VCE(sat)
1.6 V
VFM
2V
ESW(ON)
315 μJ
ESW(OFF)
150 μJ
La corriente promedio en el inversor es cero. Para el caso de los patrones PWM sinusoidal
utilizados, el ciclo de trabajo promedio de cada interruptor es D = 0.5 y la frecuencia que se
utiliza para el cálculo es la máxima permitida por el módulo (20kHZ). La corriente generada
tiene un desfasamiento inductivo con respecto al voltaje de salida del inversor, con lo cual se
supone que el cosθ = 0.9.
Los valores de las resistencias térmicas de los dispositivos del módulo seleccionado son:
θJC = 2.2 °C/W
θJD = 5 °C/W
θCS = 0.1 °C/W
La temperatura de unión máxima permitida para el módulo seleccionado es de 150°C.
Tomando un margen de seguridad del 20%, se proponen los siguientes valores de temperatura:
TJQ = 120 °C
TA = 40 °C
Sustituyendo las ecuaciones 3.3, 3.4, 3.5 y 3.6, se obtienen las pérdidas en los dispositivos.
38
En la tabla 3.2 se presentan los valores calculados.
Tabla 3.2. Pérdidas en los dispositivos.
Parámetro
Valores
PSS
8.14 W
PSW
9.3 W
PQ
17.44 W
PD
2.26 W
Se toman los parámetros obtenidos anteriormente para calcular la resistencia disipadorambiente mediante la ecuación 3.9.
θSA= 0.428 °C/W
Las expresiones que determinan los valores de las temperaturas en diferentes puntos se
presentan en la tabla 3.3.
Tabla 3.3. Temperaturas en diferentes puntos del módulo
Parámetro
Ecuación
Valor
Temperatura en el disipador
TD = 4 ( PQ + PD ) θ SA + TA
73.72 °C
Temperatura en el encapsulado
TC = ( PQ + PD ) θ CS + TD
75.69 °C
Temperatura en la unión del IGBT
TJQ = PQθ JC + TC
114.06 °C
Temperatura en la unión del diodo
TJD = PDθ JD + TC
86.99 °C
3.2.2 Circuito de gobierno para el inversor
Dado que se trata de un sistema conectado a la red eléctrica, es necesario sincronizar la corriente
inyectada por el SFV con el voltaje de línea. En la figura 3.7 se tiene un diagrama a bloques del
acondicionamiento de la señal de sincronía y generación del set point. En la figura 3.10 se
muestra el circuito detallado.
Figura 3.7. Diagrama a bloques del acondicionamiento de señal y set point.
39
3.2.2.1 Acondicionamiento de la señal y set point
En un sistema sincronizado con la línea se logra obtener el aprovechamiento total de la potencia
generada por el sistema fotovoltaico. En la figura 3.8 se observa el diagrama a bloques del
circuito con el que se logra esta función, es importante resaltar este esquema porque se muestra
como se obtiene el set point para el comparador de histéresis. El circuito utiliza un transformador
para reducir el voltaje a los niveles de ±VCC del circuito de control. Posteriormente, se coloca un
filtro pasa-bajas, cuya función es obtener sólo la componente fundamental de la tensión de línea.
El filtro se diseña usando el circuito integrado MF4CN-50. Este es un filtro de capacitores
conmutados Butterworth de 4° orden, el cual requiere, para su funcionamiento, una señal de reloj.
Se selecciona un filtro de 4° orden debido a la presencia de un 3° y 5° armónicos en la tensión de
línea.
Figura 3.8. Diagrama del circuito de sincronización con línea.
Se propone una frecuencia de corte para el filtro de 100 Hz. La señal de reloj se obtiene a
partir de un circuito temporizador integrado 555, mostrado en la figura 3.9. Según la hoja de
especificaciones del filtro, la frecuencia de corte es 1/100 de la frecuencia de reloj [21], [22]. Por
lo tanto, el temporizador generará un tren de pulsos a una frecuencia de 10 kHz.
40
+5V
0.1µF
4
8
10K
7
3
555
555
2
2.2K
6
0.022µF
1
5
0.01µF
Figura 3.9. Circuito esquemático del temporizador.
La función de transferencia del filtro tomando una Q = 0.54, se muestra en la ecuación 3.15
[23].
T4 =
1
s + 2.6131259 s + 3.4142136 s 2 + 2.6131259 s + 1
4
3
(3.15)
El bloque A del circuito esquemático de acondicionamiento de la señal y set point, se
muestra en la figura 3.10.
Después del filtro pasa-bajas se aprecia un circuito de corrimiento de fase. Éste es necesario
porque el filtro ocasiona un desfasamiento de la señal de referencia, el cual se debe compensar
para garantizar que la corriente que se genere esté en fase con la tensión de línea. Para esta
función se utiliza un amplificador operacional de propósito general matrícula LF347N. Además,
se implementa también un circuito de offset para compensar el corrimiento de nivel que introduce
el filtro.
En la parte final del acondicionador de señal se encuentra un detector de cruce por cero. Éste
se utiliza para enviar una señal al dsPIC, indicándole en qué momento se debe inyectar corriente
a la línea [24] (bloque A de la figura 3.10).
A la salida del circuito de offset está el potenciómetro digital DS12670-50, el cual se
gobierna mediante el algoritmo del punto de máxima potencia de las celdas. El algoritmo se
ejecuta en el microcontrolador y ajusta la magnitud del set point. El voltaje pico que maneja el
inversor es de 11.31 A y el potenciómetro digital es de 256 posiciones, por lo tanto, cada
movimiento de posición representa 44.35 mA (bloque B de la figura 3.10).
En la figura 3.11 se muestra la placa construida del acondicionador de la señal y obtención
del set point para el comparador de histéresis.
41
42
Figura 3.10. Circuito de control para el inversor. En el bloque A se
genera la señal de set point y en el B generan las señales de control.
Figura 3.11. Placa del acondicionador de señal y set point.
3.2.2.2 Control por histéresis
El ciclo de histéresis se genera por medio de la comparación de la señal de set point (ISP), y la
retroalimentación de la corriente a la salida del SFV (IINV). Las señales que resultan de la
comparación en el MAX903, se utilizan para controlar el encendido y apagado de los
interruptores de potencia. La banda de histéresis está determinada por ∆I, tales señales se pueden
ver en la figura 3.12. El estado de conmutación de apagado a encendido aparece cuando la
corriente IINV tiende a ser menor que el ISP más su incremento (ISP - ∆I/2). La conmutación
inversa, de encendido a apagado, se presenta cuando la corriente IINV empieza a exceder el valor
dado por ISP + ∆I/2. En operación normal, este tipo de modulación producirá una forma de onda
de corriente que sigue la forma de onda de la tensión de red, con un rizo sobrepuesto, ∆I. La
amplitud del rizado es directamente proporcional a la banda de histéresis y a la magnitud del
inductor de salida. El contenido armónico es inversamente proporcional a la amplitud de la
corriente generada a la salida del sistema, es decir, debido a que se tiene una banda de histéresis
fija, si la corriente de salida es pequeña, el rizado ∆I en comparación con la corriente generada es
considerablemente grande, por lo que aumenta el contenido armónico. Cuando la corriente
generada tiene una amplitud más grande que la amplitud del rizado ∆I, disminuye la distorsión
armónica en la señal de salida del sistema [3].
43
Figura 3.12. Patrón de conmutación PWM sinusoidal.
3.2.2.3 Comparador de histéresis digital
El set point se compara, en una etapa de histéresis, con una señal proporcional a la corriente de la
salida del inversor, y con esto se produce un patrón de conmutación para los IGBT [32]. Para esta
función se utiliza un MAX903, el cual tiene una entrada (el pin 5) para inhibir las entradas al
dispositivo. Su operación es como sigue: cuando se tiene un nivel alto en el pin 5, el comparador
responde inmediatamente a los cambios en las terminales de entrada. Por el contrario, cuando se
tiene un nivel bajo, el comparador no responde a cambios en la entrada y permanece en el mismo
estado [25]. Se puede aprovechar esta función para construir una red digital que proporcione
inmunidad al ruido (bloque B de la figura 3.11).
Como se sabe, los comparadores son especialmente sensibles al ruido que se presenta en sus
terminales de entrada; el origen de este ruido puede estar incluso en el mismo comparador debido
a que su impedancia de entrada varía durante las conmutaciones, al atravesar la etapa de entrada
la región de operación lineal. Una manera de desensibilizar al dispositivo con respecto al ruido
consiste en agregar una red de histéresis, con lo cual se evitan rebotes. Cuando la salida del
comparador es bipolar y perfectamente simétrica, el efecto de la red de histéresis consiste en
desplazar los instantes reales de conmutación en un ángulo constante, función de la anchura de
banda de histéresis y de la amplitud de las señales aplicadas a las entradas. Por otro lado, cuando
44
la salida del comparador no es simétrica, ocurre un desplazamiento de la banda de histéresis, y
que se refleja como una asimetría de las conmutaciones con respecto al cruce por cero.
Figura 3.13. Diagrama para la histéresis digital.
Así pues, en un comparador en el cual se tiene una salida con niveles lógicos estándar se
produce una asimetría cuando la red está referida a la salida. Una manera de resolver el problema
consiste en utilizar la terminal de deshabilitación del dispositivo, agregándose una red de
histéresis digital. Esta red tiene como función inhibir la operación del comparador
inmediatamente después de que produce la conmutación. Dado que los transitorios que se
producen en la etapa de potencia son los responsables del ruido que se presenta en las entradas
del comparador, la inhibición durará el tiempo necesario para que transcurra dicho transitorio. En
la figura 3.13 se muestra el esquema utiliza para la histéresis digital [26].
3.2.2.4 Tiempo muerto y protecciones
Teóricamente los interruptores de potencia operan de forma ideal, con tiempos de encendido y
apagado instantáneos. En la práctica, se sabe que los IGBT presentan una cola de apagado. Por tal
razón, es necesario implementar un circuito de tiempo muerto ya que, de lo contrario, dos
interruptores de una misma rama pueden encender simultáneamente, ocasionando daño ya sea a
los mismos dispositivos o a la fuente de alimentación.
El módulo utilizado tiene un tiempo de apagado de 615 nseg y de encendido de 470 nseg. El
tiempo muerto tiene que ser mayor al del tiempo de apagado. El tiempo muerto que se aplica para
evitar daños es de 1.2 μseg aproximadamente. El circuito se construye con un arreglo de
compuertas XOR (7486), flip-flop JK (7473) y un multivibrador monoestable (74123). En la
figura 3.14 se muestra el diagrama esquemático. Al implementarse el circuito de tiempo muerto,
las señales de control aplicadas a los IGBT varían con respecto a las señales que se generan antes
45
del circuito de tiempo muerto. Ésta ocasiona una alteración en el contenido armónico y, por
consecuencia, el porcentaje de la distorsión armónica total se ve afectado.
Figura 3.14. Circuito de tiempo muerto y entradas de mando.
En cuanto a la parte de las protecciones, el sistema esta protegido contra sobrecorriente,
sobretemperatura y aislamiento de línea. Estas protecciones se muestran en la figura 3.15.
La protección contra sobrecorriente se lleva a cabo sensando la corriente de salida del
inversor; si en un momento dado los comparadores (LM311) detectan un nivel de corriente
superior al máximo permitido (8 Arms), una señal de control deshabilita la conmutación en los
interruptores de potencia. Se utilizan dos comparadores, debido a que el patrón de conmutación
se genera tomando una muestra de la línea, y ésta tiene variaciones. Por lo tanto, es necesario
monitorear los dos semiciclos.
Para la protección por sobretemperatura se usa el circuito que contiene el módulo inversor,
en el cual se cuenta con un termistor NTC interno que se conecta a una resistencia externa y así
hacer un divisor resistivo. Cuando la temperatura aumenta demasiado, la resistencia del termistor
disminuye y se tiene una señal de control para deshabilitar las señales a los interruptores. El
inversor proporcionaba un voltaje de 15 V en la pata de sobretemperatura por lo que se coloca un
46
diodo zener para limitar el voltaje a 3.3 V.
La protección de aislamiento (islanding) de línea se instala debido a que el SFV es un
sistema conectado a la red; por lo tanto, es un generador de energía y puede provocar situaciones
peligrosas. Por ejemplo, cuando se le de mantenimiento a la línea eléctrica, podría ser peligroso
para los trabajadores de la compañía de electricidad que el SFV siguiera funcionando.
Figura 3.14. Circuito de protección y señalización.
La implantación de esta protección se lleva a cabo por medio de un circuito integrado
(MID400), que monitorea la línea y manda una señal de control ante la ausencia de la tensión de
línea.
Las señales de los circuitos de protección ingresan a un circuito latch (74129), que mantiene
la señalización mediante un led de falla (rojo), hasta que se reinicien nuevamente las señales a los
IGBT mediante el interruptor de inicio manual que, al accionarse, provoca el encendido de un led
(verde), indicando que el inversor tiene un funcionamiento correcto. Además, este circuito latch
proporciona una señal para habilitar y deshabilitar las salidas del circuito de tiempo muerto.
También, cuenta con un interruptor de paro manual por si se quiere dejar de proporcionar las
señales de control a los IGBT [3]. El circuito esquemático se muestra en la figura 3.16. En la
parte derecha de la figura 3.17 se muestra la placa de este circuito y en la izquierda el circuito de
tiempo muerto.
47
Figura 3.16. Complemento de circuito de entradas de mando y señalización.
Figura 3.17. Placa de protecciones del sistema y tiempo muerto.
3.3
Control del SFV
El circuito de gobierno del sistema tiene que incluir el control de las dos etapas y los circuitos de
sensado para el control del voltaje en el capacitor. Para este circuito se parte de las funciones que
debe realizar el sistema. En la figura 3.18 se muestra el SFV donde se aprecian los bloques a
controlar. El circuito de mando se construirá alrededor de un microcontrolador. Éste manipula un
potenciometro digital (afectado también por el voltaje en el capacitor de enlace como se verá más
adelante) para variar la magnitud de la corriente generada.
48
49
Figura 3.18. Diagrama a bloques de la etapa de control del SFV.
Por otra parte, para obtener la potencia máxima entregada por las celdas se coloca un sensor
de voltaje y uno de corriente a la entrada del sistema, para después multiplicar las salidas y así
obtener un voltaje proporcional a la potencia que se está generando. A continuación se pasa por
una etapa en la que se convierte el voltaje en frecuencia, de manera que el ancho del pulso que se
genere es proporcional a la potencia entregada por las celdas. Esta frecuencia se detecta mediante
el contador del microcontrolador para llevar a cabo la función de seguimiento del punto de
máxima potencia. Estas funciones se detallan a continuación en el circuito de la figura 3.19.
En el bloque X de la figura 3.19, se tiene una etapa de sensado en la cual se toma una
muestra de la corriente que entra a las bobinas del convertidor CD/CD, mediante un sensor de
efecto Hall (LA55-P), el cual genera 1V por cada 3A que circulan a través de él. Además, se
registra el voltaje de las celdas con un divisor resistivo que lo adapta a los niveles del circuito de
control. Las dos señales obtenidas ingresan a un multiplicador (AD633J), con lo que se tiene un
nivel de potencia representado por un voltaje que se envía a un convertidor de voltaje a
frecuencia (AD7740KRM), que proporciona pulsos al contador del microcontrolador y se busque
el punto de máxima potencia con el algoritmo “perturbar y observar”. La frecuencia de reloj
(fCLKIN ) que se utiliza es de 1 MHz. Por lo tanto, se generan 148.5 pulsos por cada Watt/seg que
producen las celdas fotovoltaicas. La función de transferencia del multiplicador se muestra en la
ecuación 3.16 [27].
VMULT =
(VSIPV )(VSVPV ) + Z
10V
(3.16)
La ecuación 3.17 muestra la función de transferencia del convertidor de voltaje a frecuencia.
La máxima frecuencia se obtiene al 90% de la frecuencia del reloj, y la mínima al 10% [28].
⎛V ⎞
FPOT = 0.1 f CLKIN + 0.8 ⎜ IN ⎟ fCLKIN
⎝ VREF ⎠
(3.17)
El circuito de control del sistema maneja las señales de disparo de los interruptores del
convertidor CD/CD; como lo hace el control del convertidor en [5]. Además, se hace cargo de
manejar el voltaje en el capacitor de enlace mediante dos comparadores (AD790): uno llamado
comparador A, que sirve como nivel superior del algoritmo del control del voltaje en el capacitor;
y otro llamado comparador B, que sirve para detectar el nivel inferior. También, controla el
potenciómetro digital que determina el set point del inversor (bloque Y de la figura 3.19).
50
51
Figura 3.19. Circuito de
control del SFV.
En el bloque Y también se muestra el filtro pasabajas de 5° orden (MAX280) para obtener el
voltaje promedio del capacitor, el cual sirve para obtener la componente fundamental de dicho
voltaje. Adicionalmente, el control cuenta con dos comparadores: uno que sirve para detectar que
el nivel del voltaje en las celdas fotovoltaicas sea superior a 130V, que es utilizado en el
algoritmo de inicialización y encendido suave; y otro que sirve para proteger al convertidor
CD/CD de una sobrecorriente. Los dos comparadores mencionados cuentan con señalización de
leds.
3.4
Control del voltaje en el capacitor de enlace
Para controlar el voltaje en el capacitor de enlace se construye el circuito de la figura 3.20. El
control consta de dos niveles de comparación que forman una ventana, en la cual se mantiene
gobernado al voltaje del capacitor. Esto se lleva a cabo mediante incrementar o decrementar la
corriente generada. La muestra que se toma del voltaje en el enlace, entra a un amplificador de
aislamiento para separar la tierra de control de la de potencia.
Figura 3.20. Diagrama a bloques de circuito de control para
voltaje en el capacitor de enlace.
Se parte del 0 lógico que tienen el comparador A y B a la salida (t0), en este momento se
disminuyen posiciones en el potenciómetro digital hasta que se tiene un 1 lógico en el
comparador B (t1). Lo cual quiere decir que el voltaje en el capacitor es mayor al voltaje de
52
referencia superior VSUP y se necesita que el inversor demande más corriente. Por lo tanto, el
dsPIC manda a aumentar posiciones al potenciometro digital del inversor. Este proceso se lleva a
cabo hasta que exista una disminución tal que el voltaje del enlace llegue al nivel inferior VINF
(t3).
Figura 3.21. Esquema de niveles de voltaje en el capacitor de enlace.
Cuando se llega al estado t3, el algoritmo de control manda disminuir posiciones al
potenciómetro digital. En este instante el voltaje en el capacitor es menor que el voltaje de
referencia inferior, lo que significa que el inversor está demandando más corriente de la que
puede generar el convertidor CD/CD. Consecuentemente, se manda a disminuir posiciones al
potenciometro digital del inversor mediante el dsPIC. El microcontrolador detiene el proceso
53
hasta que el voltaje en el capacitor es igual al voltaje de referencia superior. El estado t2 no es
utilizado para el control, debido a que está al mismo nivel de t1 y no representa un cambio en el
voltaje. Los niveles lógicos de los comparadores se pueden ver más claros en la figura 3.21.
54
Capítulo 4
Desarrollo del software y programación
En este capítulo se presentan los algoritmos que se desarrollaron para el control del sistema y
los diagramas de flujo que se grabaron en el dsPIC. También se mencionan las principales
dificultades que se tuvieron en la programación. La lista completa del programa se encuentra en
el anexo A.
4.1
Funciones que debe realizar el microcontrolador
El sistema debe inyectar una corriente sinusoidal en fase con la línea y de baja distorsión. Por
lo tanto, el microcontrolador debe realizar las siguientes funciones, controlando el PMP y el
voltaje en el enlace de CD.
1.
Obtener el punto de máxima potencia (PMP) de las celdas.
2.
Partiendo del PMP, manejar el potenciómetro digital que proporciona las señales de control
para los interruptores del convertidor boost.
3.
Partiendo del PMP, manejar el potenciómetro que proporciona el set point para las señales de
control de los interruptores del inversor,.
4.
Mantener el voltaje del enlace dentro de los límites fijados de antemano, determinando si es
55
necesario incrementar o decrementar la corriente generada para ejercer el control sobre dicho
voltaje.
5.
Controlar las interrupciones por software, ya sea por sobrecorriente, sobretemperatura o
desconexión de la red.
Debido a que el microcontrolador tiene que realizar varias funciones al mismo tiempo, se
decidió emplear un dsPIC, que es un microcontrolador de 16 bits al cual se le añadieron las
principales capacidades de los DSP. Se caracteriza por la rapidez en la ejecución de tareas, y la
facilidad con la que se pueden realizar operaciones matemáticas. [24]
4.2
Algoritmos del sistema
En el microcontrolador (dsPIC30F3013) se cargan los algoritmos programados en el
software MPLAB, realizados con ayuda de [10]. A continuación se mencionan dichos algoritmos:
1. Algoritmo de inicialización y encendido suave.
2. Algoritmo de localización del punto de máxima potencia (PMP).
3. Algoritmo de control del voltaje en el capacitor de enlace.
4. Algoritmo de protección por sobrecorriente en el convertidor CD/CD.
4.2.1 Algoritmo de inicialización y encendido suave
Para el control de la primera etapa (convertidor CD-CD) del sistema se tiene un algoritmo de
condiciones iniciales para el arranque y puesta en marcha. Éste se diseña para que el convertidor
CD/CD no arranque de manera brusca. Además, sirve para indicar cuándo se tiene el voltaje
necesario en la entrada del sistema para inyectar corriente, asegurando que el flujo de potencia
vaya del SFV hacia la red. Una vez que se tiene la premisa anterior, el algoritmo manda a
encender un led verde. El diagrama de flujo para estas funciones se presenta en la figura 4.1.
56
Espera y revisa
botón de
encendido
Verifica VFVmin
Encendido
Figura 4.1. Diagrama de flujo de condiciones iniciales
y encendido suave.
4.2.2 Algoritmo de PMP
En la figura 4.2 se presenta el diagrama de flujo que se carga en el microcontrolador para
obtener el punto de máxima potencia.
57
Como se mencionó en el capítulo 3, para provocar los cambios en la potencia de salida, se
utiliza un potenciómetro digital (DS1267-50) manejado por el dsPIC30F3013. La constante R en
el diagrama de flujo corresponde a los incrementos en magnitud de la corriente, los cuales
dependen de la resolución con la que cuenta el potenciómetro digital, para este caso son 256
posiciones.
Figura 4.2. Diagrama de flujo para el control del punto máxima potencia
Es importante mencionar que al algoritmo no le interesa saber el valor absoluto de la
potencia; en lugar de ello, lo que trata de determinar es si el valor alcanzado es el máximo
posible. Debido a que no se mide la potencia entregada a la red, y además se desconoce la
capacidad de potencia que pudieran entregar las celdas fotovoltaicas en un momento dado, el
algoritmo de PMP hace que la corriente se vaya incrementando sucesivamente hasta que se llega
al punto en que, para un incremento de corriente, se obtiene un decremento de potencia. Cuando
58
se alcanza esta condición, la corriente se decrementa sucesivamente hasta que llega al punto en
que, cuando existe un decremento en la corriente, también la potencia disminuye. En este
momento, para que no exista un decremento de potencia se aumenta la corriente y de esta forma
la potencia vuelve a aumentar.
4.2.3 Algoritmo de control del voltaje en el capacitor de enlace
El control del voltaje en el capacitor lo realiza el dsPIC mediante el diagrama de flujo que se
presenta en la figura 4.3. Dicho control afecta las posiciones del potenciometro digital del
inversor, ya que gobierna la corriente que inyecta el inversor; ya sea aumentando o disminuyendo
la demanda de corriente.
El algoritmo en un principio determina el nivel del comparador A (figura 4.3); si éste está en
un 0 lógico se disminuyen posiciones en el potenciómetro digital para demandar menos corriente,
lo que lleva a un incremento en el voltaje del enlace. Cuando el comparador A cambia a un 1
lógico el voltaje del capacitor entra en la ventana de control que se diseñó, las posiciones se
aumentan hasta que se tiene un 1 lógico en el comparador B, en este momento se vuelve una vez
más a disminuir posiciones, cerrando el ciclo de la ventana. Con esto se mantiene al voltaje
dentro de dos límites.
Figura 4.3. Diagrama del control del voltaje en VC
Cuando el voltaje en el capacitor sale de la ventana de control, el algoritmo incrementa o
decrementa posiciones, para lograr que el voltaje ingrese lo más rápido posible a la ventana de
control.
59
Si se llega al límite de las posiciones del potenciómetro, ya sea en el nivel inferior o el
superior, el algoritmo interpreta que se está generando la menor o mayor corriente posible,
respectivamente. Por lo tanto, cuando llega a esta situación el control queda detenido hasta que se
tenga un cambio en la carga.
4.2.4 Algoritmo de protección por sobrecorriente en el convertidor CD/CD
El algoritmo de protección por sobrecorriente está encargado de proteger el convertidor
CD/CD. Es necesario contar con esta protección por si se diera el caso de alguna anomalía en el
funcionamiento, ya sea por un corto en la fuente de alimentación o por la destrucción de alguno
de los dispositivos, lo cual provocaría una sobrecorriente que afectaría no sólo el convertidor
CD/CD sino muy posiblemente el inversor.
Figura 4.4. Diagrama de flujo de protección por sobrecorriente.
60
En la figura 4.4 se presenta el diagrama de flujo de protección por sobrecorriente. Se utiliza
una de las interrupciones externas del dsPIC para disparar la protección para que,
independientemente del punto en que se encuentre el programa principal, se atienda a la falla.
4.3
Dificultades que se presentaron en la programación
Debido a la cantidad de funciones asociadas con la operación y gestión del sistema fotovoltaico,
desde el inicio se decidió utilizar un microcontrolador de nueva generación tipo dsPIC. Esta es
una decisión acertada desde el punto de vista de las tendencias tecnológicas y desarrollos futuros
en el CENIDET. El problema de trabajar con dispositivos de nueva generación es que presentan
comportamientos que algunas ocasiones no han sido documentados. Es importante recalcar que
en este punto no resultan de ayuda las herramientas de simulación. Además, fue la primera vez
que se trabajó en el CENIDET con este tipo de dispositivos, lo que llevó a resolver los problemas
que conlleva trabajar con un nuevo dispositivo.
Algunas dificultades relacionadas con la programación de los dsPIC no son bien conocidas.
Por su reciente incursión en el mercado, existe poca información de cómo resolver los problemas
en la programación. Por lo tanto, al programador le consume más tiempo ya que tiene que
resolver los problemas a prueba y error. A continuación se mencionan algunos problemas que se
presentaron durante la programación:
•
Deshabilitación de las funciones multiplexadas
Cuando se habilita un periférico, todos los pines que tiene asociados para soportar sus
señales se desactivan como pines de entrada/salida de propósito general. La mayoría de los pines
de entrada/salida son multifunción y pueden soportar distintas funciones multiplexadas en el
tiempo. Cuando se quiere utilizar un pin de entrada/salida para propósito general, se necesita
deshabilitar todas y cada una de las funciones que tiene asociado dicho pin.
Solución:
Para deshabilitar cada función que tiene asociada el pin se debe identificar el registro que
maneja la función, generalmente se logra la deshabilitación moviendo un #0x0000 a dicho
registro.
•
Utilización del puerto B
61
En el dispositivo utilizado (dsPIC30F3013) el puerto que tiene más pines de entrada/salida es
el PORTB. Por lo tanto, es muy importante que éste se encuentre disponible como puerto de
propósito general.
Solución:
Para utilizar los pines del PORTB como entradas/salidas digitales, los bits correspondientes al
registro ADPCFG deben tener un 1 lógico, incluso si el módulo conversor analógico/digital se
encuentra deshabilitado.
•
Cambios inmediatos en un puerto de salida
En la programación de la rutina del potenciómetro digital se generaba un pulso para la
comunicación serial con el dispositivo. Para esto, se tenía que variar un puerto de salida, pero el
cambio instantáneo de un nivel a otro provocaba una mala transmisión de los datos. Esto debido a
que el dsPIC no responde adecuadamente a cambios instantáneos de un nivel lógico 0 a un 1 y
viceversa.
Solución:
Para evitar que el cambio en el puerto de salida sea instantáneo, se debe esperar un ciclo de
máquina con una instrucción NOP, con lo cual se evita tener resultados inesperados en la
transmisión de datos del potenciómetro digital.
62
Capítulo 5
Resultados de simulación y
experimentales
En este capítulo se presentan los resultados más relevantes del trabajo de investigación
desarrollado. Primero, se muestran los resultados de las simulaciones al SFV realizadas en el
software PSIM. Posteriormente, se muestran las pruebas al convertidor CD/CD y al convertidor
CD/CA. Además, se presentan las pruebas a los circuitos secundarios de tiempo muerto y
protecciones. Por último, se ilustran las pruebas del control del SFV para el voltaje en el enlace
de CD, siendo esto el objetivo principal del trabajo de tesis.
El sistema se validó en el laboratorio del CENIDET, emulándose las celdas fotovoltaicas con
una fuente de alimentación capaz de generar 1000 W, que es la potencia nominal del prototipo.
En algunas pruebas la fuente se operó en modo de regulación de corriente.
Con el protocolo de pruebas se pretende llevar al SFV al máximo de su capacidad para
validar su funcionamiento ante las condiciones para las que se diseñó. Por lo tanto, se probó el
prototipo con cambios de carga y modificaciones en el voltaje entregado por la fuente de
alimentación.
63
5.1
Pruebas del SFV en el simulador PSIM
El SFV se simuló en PSIM para tener una idea del comportamiento ante una disminución en
la capacitancia de enlace, con lo cual se emuló el comportamiento de algunos elementos. Por
ejemplo, la celda fotovoltaica se emuló con el circuito descrito en el capítulo 2.
En la figura 5.1 se muestra el convertidor boost que es alimentado con la celda fotovoltaica
modelada, la cual tiene el seguidor de potencia máxima que está en el recuadro punteado.
Figura 5.1. Convertidor boost con celda modelada y seguidor del PMP.
El seguimiento de la máxima potencia es especialmente importante debido a que se tiene una
carga que admite toda la potencia que el panel fotovoltaico pueda suministrar, como lo es el
suministro de energía a la red eléctrica.
El principio básico de operación del seguidor del PMP es tomar el voltaje de salida del
arreglo fotovoltaico Vpv y la corriente Ipv, introducirlos a un multiplicador y comparar el
resultado con una referencia que representa el valor máximo de la potencia que puede
proporcionar el arreglo fotovoltaico. En PSIM se genera una forma de onda PWM, modulada por
un comparador de histéresis, y esto provoca las conmutaciones del MOSFET que se encuentra en
el convertidor boost.
La potencia constante de referencia se coloca para proporcionar el set point para el
64
comparador de histéresis, y no toma en consideración las variaciones de temperatura ambiente
[10].
Como se mencionó, el inversor es parte de la segunda etapa del sistema fotovoltaico, se
simuló en PSIM y se controla en corriente mediante un comparador de histéresis. Se obtuvo una
forma de onda sinusoidal inyectada a la línea.
Figura 5.2. Inversor conectado a red.
En la figura 5.2 se muestra el circuito con el comparador de histéresis; es importante notar
que sólo se emuló el comportamiento del circuito de mando para generar la forma de onda que se
iba a inyectar.
Se colocó una fuente de alterna que es el set point del comparador de histéresis, la salida se
comparó con la forma de onda de corriente sensada a la salida del inversor. El valor del set point
se determinó según la corriente que se deseaba inyectar a la red; por ejemplo, para inyectar 8
amperes se colocó una referencia de 0.8 volts ya que la señal de corriente de salida tiene una
ganancia de 0.1.
Una vez que se determinaron los valores y se simularon las etapas por separado se procedió a
analizar cuál era el comportamiento cuando se acoplaba todo el sistema. En la figura 5.3 se
muestra el sistema fotovoltaico.
65
Figura 5.3. Sistema fotovoltaico simulado en PSIM.
En la figura 5.4 se ilustra la fluctuación de voltaje provocada por la disminución en el valor
de la capacitancia en el enlace. Se observa un rizo que es debido a la disminución del capacitor.
Figura 5.4. Voltaje en el capacitor de enlace
.
En la figura 5.5 se tiene la corriente que se inyecta a la red mediante el sistema fotovoltaico.
Como se puede ver la corriente es sinusoidal. La potencia pico que se obtuvo fue de 1340 Watts,
como se puede observar en la figura 5.6. Ésta tiene una forma sinusoidal debido a que la corriente
66
generada y el voltaje de línea son sinusoidales y su fase es dos veces la de la línea.
Figura 5.5. Corriente inyectada a la red.
Figura 5.6. Potencia del sistema fotovoltaico.
Las pruebas que se realizaron en PSIM fueron en lazo cerrado, las señales de control son
generadas mediante una muestra de la corriente de salida comparada con un set point. En la
figura 5.3 se observa que se toma una muestra de la corriente generada para el control de
histéresis de dos niveles, con lo cual se genera un PWM sinusoidal que genera las conmutaciones
de los interruptores.
67
5.2
Pruebas al convertidor CD/CD
En la figura 5.7 se muestra la corriente en la bobina del convertidor CD/CD IL1 y el voltaje en la
resistencia de carga VOCD. Se puede notar que el rizo es apenas de 130 mA debido a la topología
interleaved utilizada. Además, se demanda un rizo pequeño a las celdas fotovoltaicas emuladas
por una fuente de alimentación.
Debido a que la conmutación en los interruptores del convertidor es dura, se presentan picos
en la corriente de los inductores, los cuales provocan también picos en el voltaje de la resistencia
de carga.
IL1
VOCD
Figura 5.7. Corriente en la bobina IL1 (500 mA/div) y voltaje en la carga del convertidor CD/CD
VOCD (50 V/div) con 50 V en la entrada.
Las pruebas al convertidor CD/CD se realizaron para validarlo y así tener la certeza de su
buen funcionamiento antes de integrarlo al sistema fotovoltaico completo. Para este caso, el
convertidor ya estaba siendo manejado por la nueva tarjeta de control. Los parámetros con los
que se realizaron las pruebas del convertidor son las siguientes:
- Voltaje de entrada: 50 V
- Resistencia de carga: 68Ω
- Capacitor de salida: 20µF
- Ciclo de trabajo: 0.5
68
Para comprobar el correcto funcionamiento del convertidor se hicieron más pruebas a
diferentes voltajes para observar el desempeño a voltajes de entrada mayores. En la figura 5.8 se
muestran las formas de onda con un voltaje de entrada VIN de 85 V y en la figura 5.9 con uno de
150 V. Además, en la figura 5.9 se muestra la corriente en las dos bobinas, se puede notar que la
corriente en una de ellas es mayor.
Se colocó un control diferente al utilizado por Israel Uribe. El nuevo control consta de un
circuito integrado UC3824N gobernado por el nivel que proporciona un potenciómetro digital
DS1267. Con este circuito se generan dos salidas PWM desfasadas 180°. El inconveniente para
esta aplicación es que el UC3824N incluye un tiempo muerto entre las dos señales que genera.
Por esta razón se tuvo que utilizar sólo una salida, la cual se modificó mediante un arreglo de
compuertas. Con dicho circuito se utiliza una compuerta más para una de las señales, lo que hace
que los ciclos de trabajo no sean exactamente iguales, provocando que las corrientes tampoco lo
sean.
IL1
VOCD
Figura 5.8. Corriente en la bobina IL1 (1 A/div) y voltaje en la carga del convertidor CD/CD
VOCD (100 V/div) con 85 V en la entrada.
Mediante las pruebas realizadas al convertidor CD/CD, se concluye que es capaz de alcanzar
las especificaciones de potencia para las que se diseñó. En la tabla 5.1 se presenta el informe de
resultados obtenidos en corriente de las bobinas, voltaje en la carga y potencia consumida por la
carga, ante variaciones en el voltaje de entrada.
69
IL2
IL1
VOCD
Figura 5.9. Corriente en la bobina IL2 (2 A/div) corriente en la bobina IL1 (1 A/div) y voltaje en la
carga del convertidor CD/CD VOCD (200 V/div) con 150 V en la entrada.
Tabla 5.1. Valores medidos de IL1, IL2, ∆IL1, VOCD y POCD ante variaciones en el voltaje de
entrada.
5.3
VIN (V)
IL1(A)
IL2(A)
∆IL1(mA) ∆IL2(mA)
VOCD(V)
POCD(W)
50
1.26
1.15
130
120
98.8
143.55
85
2.1
1.76
260
160
171
430
150
2.69
2.27
510
220
316
1468.47
Pruebas al SFV
Con las pruebas al sistema fotovoltaico se pretende mostrar la variación del voltaje en el enlace
de CD, usando un capacitor reducido en tamaño en comparación con el normalmente utilizado en
este tipo de sistemas. En la figura 5.10 se muestra el circuito utilizado para las pruebas con el
sistema.
En esta primera etapa de pruebas al sistema completo se justifica el que no se aplique el
control del voltaje en el enlace de CD, debido a que se desea observar qué pasa si se aumenta el
voltaje en la entrada del sistema y no se controla el voltaje en el enlace.
Las pruebas se realizaron con variaciones en el voltaje de entrada al SFV. El voltaje en la
entrada se tiene que aumentar ante un incremento en la carga ya que, de otra manera, la corriente
generada deja de ser sinusoidal; debido a esto se hacen las pruebas sólo con la resistencia de
70
carga del inductor de salida. Los parámetros quedan de la siguiente manera:
-
Inductor de salida: 9.3 mH (Lout)
-
Resistencia del inductor de salida: 2 Ω
-
Capacitor de enlace: 20 µF (C)
-
Corriente generada: 600 mA (IL)
Figura 5.10. Circuito de prueba para el SFV.
IL
VL
VC
Figura 5.11. Corriente en la bobina de salida IL (1 A/div) voltaje en la bobina de salida VL (500
V/div) y voltaje en el enlace de CD VC (500 V/div) con 120 V en la entrada.
71
La figura 5.11 muestra la corriente generada por el sistema IL, el voltaje en el enlace VC y el
voltaje en el filtro inductivo a la salida del sistema VL. El voltaje a la entrada es de 120 V. Se
observa que la corriente generada es de 600 mA. Por tal razón, el rizo provocado por el ciclo de
histéresis se ve muy elevado en la forma de onda.
IL
VL
VC
Figura 5.12. Corriente en la bobina de salida IL (1 A/div) voltaje en la bobina de salida VL (500
V/div) y voltaje en el enlace de CD VC (500 V/div) con 130 V en la entrada.
IL
VL
VC
Figura 5.13. Corriente en la bobina de salida IL (1 A/div) voltaje en la bobina de salida VL (500
V/div) y voltaje en el enlace de CD VC (500 V/div) con 150 V en la entrada.
En la figura 5.12 y 5.13 se tienen una vez más la corriente generada IL, el voltaje en el enlace
72
VC y el voltaje en el filtro inductivo a la salida del sistema VL; pero ahora con una variación en el
voltaje de entrada de 130 V y 150 V, respectivamente.
En la figura 5.14 se observa la corriente generada IL, el voltaje en el inductor de salida VL y el
voltaje en el capacitor de enlace VC, con un voltaje a la entrada de 150 V. Esto tiene como meta
mostrar que si la corriente generada es mayor que la que se genera el convertidor CD/CD, el
voltaje en el capacitor de enlace disminuye. Por lo tanto, si se controla el voltaje en el capacitor
de enlace por medio de la corriente generada, es posible disminuir el valor de la capacitancia. Las
condiciones a las que fueron hechas las pruebas son:
- Inductor de salida: 9.3 mH (LO)
- Resistencia del inductor de salida: 2 Ω (RL)
- Capacitor de enlace: 20 µF (C)
- Corriente generada: 730 mA (IL)
Es importante mencionar que las pruebas se hicieron sólo con una carga inductiva, debido
a que, por problemas de ruido electromagnético, no se logró generar una potencia considerable,
ya que el sistema entraba en inestabilidad cuando se intentaba demandar más potencia.
IL
VL
VC
Figura 5.14. Corriente generada IL (1 A/div), voltaje en la bobina de salida VL (500 V/div) y el
voltaje en el capacitor de enlace VC (500 V/div) con 150 V en la entrada.
5.4
Pruebas al control del voltaje en el enlace de CD
El voltaje en el capacitor de enlace se controla mediante dos comparadores que sensan dos
73
niveles de umbral. El dsPIC controla esta función. La figura 5.15 muestra el diagrama a bloques
del circuito utilizado para las pruebas del control, las cuales se hicieron con los siguientes
parámetros:
- Inductor de salida: 9.3 mH (LO)
- Resistencia de carga del inversor: 50 Ω (RL)
- Capacitor de enlace: 20 µF (C)
- Corriente máxima generada: 12 App (IL)
LO
RL
H2
CD
IL
C
IIN
68Ω
R
VLÍNEA
20µF
CA
COMPARADOR DE
HISTÉRESIS
-
CTO. DE
TIEMP0
MUERTO
CONTROL
+
C2
C2
HISTÉRESIS
DIGITAL
FILTRO
PB
VLINEA
µC
Figura 5.15. Circuito de pruebas con fuente de corriente.
Se realizaron pruebas con una fuente de corriente debido a que cuando se intentó generar
más potencia, se tuvieron muchos problemas de ruido electromagnético. Por lo tanto, se emuló el
comportamiento del convertidor CD/CD con una fuente de corriente.
La figura 5.16 muestra la corriente generada y el voltaje en el enlace de CD. Las variaciones
que tiene el voltaje del enlace con el algoritmo de control no son lineales; por tal razón, se
produce un decremento en las posiciones del potenciómetro digital mientras no se tenga el nivel
superior programado. Cuando el voltaje del enlace alcanza dicho nivel de control, se genera una
orden que hace que el potenciómetro aumente posiciones, lo que se refleja en un incremento en la
corriente generada y un decremento en el voltaje del capacitor de enlace.
74
IL
VC
Figura 5.16. Formas de onda de corriente generada IL (2 A/div) y voltaje en el capacitor de
enlace VC (50 V/div).
IL
VC
Figura 5.17. Formas de onda de corriente generada IL (2 A/div) y voltaje en el capacitor de
enlace VC (50 V/div) con el control trabajando de manera óptima.
Antes de llegar a los niveles de control definidos en la sección 3.4, el sistema pasa por una
inestabilidad como se observa en la figura 5.16. Una vez que el sistema llega a los niveles de
control se estabiliza la corriente generada como se puede ver en la figura 5.17. Además, se ve
cómo el voltaje en el capacitor va cambiando su valor una vez que se entra al intervalo de control.
Si bien no se hizo un análisis de la distorsión armónica total de la corriente generada, en las
75
formas de onda se observa que cuando la corriente es menor a 1 A, el rizo es proporcionalmente
mayor. Por lo tanto, se puede concluir que existe una mayor distorsión cuanta más pequeña es la
corriente que genera el sistema. Esto es debido al control de histéresis con el que se genera la
corriente hacia la línea.
En la figura 5.18 se muestra el contenido armónico de la corriente generada, se nota que la
frecuencia fundamental está a 60 Hz y el espectro que le sigue en magnitud está
aproximadamente a 54 Hz. Éste se debe a la variación que se genera en el voltaje del enlace de
CD.
1
0.9
Corriente normalizada(A)
0.8
0.7
0.6
0.5
0.4
0.3
0.2
0.1
0
0
10
1
10
2
10
Frecuencia(Hz)
3
10
4
10
Figura 5.18. Contenido armónico de la corriente generada.
En la figura 5.19 se muestra la corriente en el capacitor de enlace y la corriente generada, se
nota una forma de onda a baja frecuencia que modula a otra de alta frecuencia; que es una forma
de onda característica demandada por un inversor.
La figura 5.20 muestra el espectro de la corriente en el capacitor de enlace, el primer
armónico está a 120 Hz. Además, en altas frecuencias se reflejan las conmutaciones de los IGBT
del inversor.
76
IC
IL
Figura 5.19. Formas de onda de corriente en el capacitor IC (5 A/div) y corriente generada IL (5
A/div).
Corriente en el capacitor de enlace(A)
1
0.9
0.8
0.7
0.6
0.5
0.4
0.3
0.2
0.1
0
10
1
2
10
10
Frecuencia(Hz)
3
10
Figura 5.20. Contenido armónico de la corriente en el capacitor de enlace.
Las figuras 5.21 y 5.22 muestran la corriente ya estabilizada por control del voltaje en el
enlace. Se puede observar que los niveles de control están en 90 V (inferior) y 120 V (superior).
77
El valor de estos niveles se determinó de manera heurística ya que en este intervalo es donde el
sistema se comportaba de una forma más estable.
IL
VC
Figura 5.21. Formas de onda de la corriente generada IL (2 A/div) y voltaje en el capacitor de
enlace VC (50 V/div) mostrando los niveles de control.
IL
VC
Figura 5.22. Formas de onda con acercamiento de la corriente generada IL (2 A/div) y voltaje en
el capacitor de enlace VC (50 V/div) mostrando los niveles de control.
En la figura 5.23 se tiene el contenido armónico del voltaje en el enlace. El interés en esta
gráfica es observar la frecuencia a la cual esta ocurriendo la variación de voltaje. Se trata de un
nivel de CD con un rizo. La variación del voltaje se presenta en bajas frecuencias; el espectro de
mayor magnitud después del fundamental está a 6 Hz.
78
Voltaje en el enlace de CD normalizado
0.01
0.009
0.008
0.007
0.006
0.005
0.004
0.003
0.002
0.001
0
0
10
1
10
Frecuencia(Hz)
2
10
10
3
Figura 5.23. Contenido armónico del voltaje en el capacitor de enlace.
La potencia promedio que se logró con el sistema es de 585.1 W, como se observa en la
figura 5.24. La carga que tiene el sistema para esta prueba es RL.
VO
IL
PO
Figura 5.24. Formas de onda de la corriente generada IL (5 A/div), voltaje en la carga VO (250
V/div) y potencia consumida por la carga PO (1 kW/div).
79
En la figura 5.25 se compara la corriente generada con el voltaje de línea, el desfasamiento
que existe entre ambas señales es muy pequeño lo que lleva a tener un factor de potencia de 0.99.
VLÍNEA
IL
Figura 5.25. Formas de onda de la corriente generada IL (5 A/div) y voltaje en la carga VO (100
V/div) mostrando el desfasamiento entre ellas.
5.5
Pruebas a las protecciones del SFV
En la figura 5.26 se tienen las señales procedentes del comparador de histéresis, que pasan
por un circuito que inserta el tiempo muerto para la conmutación de los dispositivos.
Figura 5.26. Tiempo muerto entre señales de conmutación para los IGBT.
En el módulo utilizado se tiene un tiempo de apagado de 615 nseg y de encendido de 470
80
nseg, por lo tanto el tiempo muerto que se calculó para evitar daños es de 1.2 µseg
aproximadamente. Al hacer las pruebas se obtuvo que el tiempo muerto resultante es de 1.35µseg
aproximadamente.
En la figura 5.27 se muestran las formas de onda de la protección por sobretemperatura.
Cuando en la cápsula del módulo de IGBT’s se tienen 125°C, se manda una señal al circuito de
protecciones que inhibe las señales de conmutación.
G2 y G3
G1 y G4
VST
VSTINV
Figura 5.27. Señales de control (G1 y G2, G3 y G4), disparo de la protección por
sobretemperatura VST y señal producida por el inversor VSTINV.
La protección por sobretemperatura fue implementa debido a que en algunas ocasiones,
cuando se trabaja a corrientes altas los equipos de enfriamiento no son suficientes para
contrarrestar las altas temperaturas. Entonces, existe un sobrecalentamiento en el módulo lo que
podría causar daños irreparables en el inversor.
La figura 5.28 muestra las formas de onda de la protección por sobrecorriente. El voltaje que
genera el sensor de efecto Hall entra a dos comparadores que tienen una referencia de 8V y -8V,
respectivamente, para proteger al inversor de una corriente que exceda las especificaciones del
módulo. Como se observa en la figura, el comparador proporciona una señal con un nivel lógico
0, sólo en el momento en que la corriente excede la máxima permitida. Esta señal está conectada
a la placa de protecciones del sistema en donde se mantendrá en la condición de falla, hasta que
se produzca un reinicio manual.
81
G1 y G4
VCRS
VSC
VCOMP1
Figura 5.28. Señales de control (G1 y G4), voltaje de sensor hall VCRS, disparo de la protección
por sobrecorriente VSC y referencia de 8 V VCOMP1.
En la figura 5.29 se muestran las formas de onda de la protección contra islanding. La
ausencia de tensión de red se detecta con la utilización de un circuito integrado monitor de línea
(MID400). Éste proporciona un nivel lógico 0 ante la ausencia de tensión en la línea
vlínea
Vmonitor
Vislanding
Figura 5.29. Voltaje de línea vlínea, voltaje del monitor de línea Vmonitor y disparo de la protección
por ausencia de línea Vislanding.
La protección contra islanding se implementó debido a que se conecta el sistema a la red
82
eléctrica. La normatividad existente exige que se tenga esta protección para evitar accidentes a
los trabajadores de la compañía de electricidad.
5.6
Dificultades presentadas en el desarrollo de la investigación
•
Acoplamiento de tierras
Es necesario medir el voltaje en el enlace, para poder controlarlo. Esto ocasiona que se unan
las tierras de control y potencia, provocando ruido en el dsPIC.
Solución:
Se utilizó un amplificador de aislamiento, el cual aisló las tierras y eliminó el ruido que se
presentaba por esta unión.
•
Distribución de las placas del prototipo
La distribución de las placas y demás componentes del sistema fueron colocados de manera
aleatoria, lo que provocaba muchos problemas de ruido e inestabilidad del sistema.
Solución:
Se redistribuyeron los componentes del sistema y la parte de control fue colocada en la parte
baja del prototipo para que la interferencia provocada por los elementos de potencia no afectara al
set point. Además se hicieron las conexiones con cable blindado y se agregaron planos de tierra.
83
84
Capítulo 6
Conclusiones
El principal objetivo de la tesis fue construir un sistema fotovoltaico con mínimo
almacenamiento de energía en el enlace de CD de dos etapas, como una continuación de los
trabajos desarrollados anteriormente en la línea de energías renovables. Una vez mencionado
esto, se tienen a continuación las conclusiones a las que se llegó con la investigación.
5.1
Conclusiones generales
• Relacionar la ecuación de la energía en el capacitor de enlace y la ecuación del incremento de
la energía en dicho capacitor, nos permite generar un método de diseño para un sistema
fotovoltaico que almacene la mínima energía en el enlace y que cumpla con inyectar potencia
en todo momento a la línea.
• La referencia tomada de la línea eléctrica, para el control, hace que el voltaje y corriente estén
en fase, lo que lleva a tener un factor de potencia prácticamente unitario. Con esto se cumple
con la normatividad existente para sistemas conectados a la línea.
85
• Mediante el control adecuado de las etapas se disminuye sustancialmente el capacitor de
enlace, en comparación con el utilizado generalmente en los sistemas fotovoltaicos de dos
etapas. La disminución lleva a utilizar otra tecnología de capacitor, como lo pueden ser los de
polipropileno. Esto se logra aumentando el voltaje del enlace, manteniéndolo controlado en un
nivel que no dañe al sistema.
• La capacitancia requerida es más pequeña cuando más grande es el voltaje en el enlace, debido
a que la energía almacenada en un capacitor es cuadráticamente proporcional al voltaje. Sin
embargo, el tener una tensión más elevada en el enlace significa que, para construir el
inversor, se necesitarán transistores que soporten tensiones mayores.
• Mediante las pruebas realizas al sistema se notó que la corriente generada no presenta
armónicos que provoquen su deformación. La corriente es similar a la generada con una
capacitancia grande, sólo se debe cumplir que el voltaje en el capacitor de enlace sea mayor al
voltaje de línea; en todo momento. Así, se asegura un flujo de potencia del sistema hacia la
línea.
• A pesar que no se realizó explícitamente un análisis completo de la distorsión armónica total,
los resultados que se obtuvieron en este rubro son similares a los obtenidos en [3] y [4].
• Un aspecto crítico que se debe resolver es el asociado con el armado del prototipo. Para la
disminución de ruido electromagnético generado ayuda el hacer una buena distribución de las
etapas, aislar de tierras y blindaje en los cables de conexión.
5.2
Trabajos futuros
A continuación se presentan sugerencias para nuevos estudios acerca del trabajo de
investigación, y propuestas para mejoras al prototipo.
• Es importante que se hagan pruebas al SFV con las celdas fotovoltaicas para tener el
comportamiento verídico cuando se alimenta al sistema con una forma de onda no
convencional, como lo es la característica voltaje-corriente de la celda. De manera similar, se
86
sugiere probar la inyección de la corriente generada a la línea eléctrica, una vez que el SFV
tiene especificaciones similares a los trabajos realizados por Ibáñez y Jiménez, que son
necesarios para dicha función. El algoritmo grabado en el dsPIC está programado para
inyectar corriente hasta que se tenga un cruce por cero, con esto se logra sincronización con la
línea eléctrica.
• El control que se planteó en el trabajo de tesis tiene la desventaja de ser inestable cuando el
voltaje del enlace no entra al intervalo de control, se propone introducir una técnica más
avanzada de control.
• Para evitar más problemas con el ruido electromagnético, sería de gran ayuda colocar el
prototipo en un gabinete blindado que rechace el ruido provocado por la conmutación de los
interruptores de potencia del sistema.
87
Referencias
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Website: http://conae.org.mx.html
[2]
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CENIDET, Cuernavaca, México, 2002.
[5]
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máxima potencia para aplicaciones fotovoltaicas”, Tesis de maestría, CENIDET,
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Modeling, and New Initiatives”, Sandia National Laboratories, NCPV and Solar Program
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Maximizing Power Transfer From a Photovoltaic Source While Drawing Ripple-Free
Current”, University of Minnesota, IEEE Power Electronics Specialists Conference,
2002, Vol. 3, pp. 1518-1522.
89
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K. Ogura, T. Nishida, E. Hiraki, M. Nakaoka, “Time-sharing Boost Chopper Cascaded
Dual Mode Single-phase Sinewave Inverter for Solar Photovoltaic Power Generation
System”, IEEE Power Electronics Specialists Conference, 2004, Vol. 6, pp. 4763-4767.
[9]
T. Shimizu, K. Wada, N. Nakamura, “A Flyback-type Single Phase Utility Interactive
Inverter with Low-frequency Ripple Current Reduction on the DC Input for an AC
Photovoltaic Module System”, IEEE Power Electronics Specialists Conference, 2002,
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Tesis de licenciatura, Escola Tènica Superior Enginyeria and Universitat Rovira i Virgili,
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pp. 1483-1488.
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Photovoltaic (PV) Systems”.
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[16]
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Control in Electrical Power Systems”.
Website: http://grouper.ieee.org./groups/scc21/519/519_index.html
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Conversion Ratio”, Proceedings of the International Symposium on Industrial
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appliance motor drive”, imotion series, agosto 2003.
[21]
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aplicaciones en el acondicionamiento de un motor de inducción”, Tesis de maestría,
CENIDET, Cuernavaca, Morelos, México, febrero de 1997.
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2001.
[23]
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[24]
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[25]
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[26]
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2005.
[27]
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[28]
Analog Devices, “AD7740 3V/5V Low power, synchronous voltage to frequency
converter”, julio 2000.
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arquitectura, programación y aplicaciones”, 1ª edición, Thomson, 2006.
[30]
Microchip, “dsPIC30F Programmer’s Reference Manual”, 2003.
91
92
Anexo A
A continuación se presenta el listado del programa que se cargó en el dsPIC, los diagramas de flujo
se encuentran en el capítulo 4.
.include "p30f3013.inc"
.global __T1Interrupt
.global __T2Interrupt
.global __INT1Interrupt
.global __INT2Interrupt
.global _main
.text
_main:
;-----------------------------------------------------------------------------------------------------------------------;
INICIALIZACIÓN DEL SISTEMA Y ARRANQUE SUAVE
;-----------------------------------------------------------------------------------------------------------------------; Proporciona un encendido suave, aumenta una posición al pot. dig. para que el ciclo de trabajo no
suba bruscamente en el CD-CD
; Entradas: voltaje de las celdas >130V
; Salidas: w14 del potCD-CD, w13 del potCD-CA.
; Llamadas: datopotCD-CD y datopotCD-CA rutinas de comunicación con los pot.
; Destruye: w0,w1,w2
inicio:
call _VisualInitialization
clr IC1CON
clr IC2CON
clr OC1CON
clr OC2CON
clr CNEN1
clr CNEN2
;Inicialización de puertas y contador
93
clr ADCON1
clr SPI1STAT
clr I2CSTAT
clr SPI1CON
clr I2CCON
clr U1MODE
clr U2MODE
bclr PORTF,#4
bclr PORTF,#5
bclr PORTB,#4
bclr PORTF,#2
setm ADPCFG
interrupciones:
bclr IFS1,#INT1IF
bclr IFS1,#INT2IF
bset IPC4,#INT1IP0
bclr IPC4,#INT1IP1
bclr IPC4,#INT1IP2
bset IPC5,#INT2IP0
bclr IPC5,#INT2IP1
bclr IPC5,#INT2IP2
mov #0x0000,w0
mov w0,INTCON1
mov #0x4000,w0
mov w0,INTCON2
bset IEC1,#INT2IE
bset IEC1,#INT1IE
inipot:
mov #0x02,w13
call datopotCA
ini1:
btss PORTF,#2
goto ini1
bset PORTB,#4
ini2:
mov #0xAA,w14
;preparación de interrupciones
;carga al pot con 1/4
;espera más de 130V de entrada
;enciende led verde
;se carga el ciclo de trabajo del convertidor
; CD/CD con 43%
call datopotCD
bset PORTB,#5
ini3:
btss PORTB,#0
goto ini3
mov #0x03,w13
call datopotCA
goto controlvc
94
;detector de cruce por cero para el inicio de
; inyección de corriente a la línea
;carga al pot del CD-CA
;-----------------------------------------------------------------------------------------------------------------------; INTERRUPCIONES POR SOBREVOLTAJE EN EL CAPACITOR DE ENLACE Y POR
;SOBRECORRIENTE EN EL CD-CD
;-----------------------------------------------------------------------------------------------------------------------__INT1Interrupt:
bset PORTB,#5
mov #0x00,w13
call datopotCA
bset PORTF,#5
bclr IFS1,#INT1IF
retfie
__INT2Interrupt:
bset PORTB,#5
mov #0x00,w13
call datopotCA
bset PORTF,#4
bclr IFS1,#INT2IF
retfie
;-----------------------------------------------------------------------------------------------------------------------;
CONTROL DE MÁXIMA POTENCIA
;-----------------------------------------------------------------------------------------------------------------------; Proporciona el punto de máxima potencia,
; Entradas: w11 valor actual de potencia
; Salidas: Ninguna
; Llamadas: datopotCD-CD y datopotCD-CA rutinas de comunicación con los pot.
; Destruye: w0
; Pone un cero en el valor anterior de potencia
PMP0:
mov #0x00,w10
; w10 es valor anterior de potencia
clr T2CON
clr TMR2
mov #0xE100,w0
mov w0,PR2
bclr IPC0,#T2IP0
bset IPC0,#T2IP1
bclr IPC0,#T2IP2
bclr IFS0,#T2IF
bset IEC0,#T2IE
;temporizador para contar 1 seg en cada
;toma de potencia
clr T1CON
clr TMR1
mov #0xFFFF,w0
mov w0,PR1
bset IPC0,#T1IP0
bclr IPC0,#T1IP1
;contador de pulsos para determinar la
; potencia actual
PMP:
contador:
95
bclr IPC0,#T1IP2
bclr IFS0,#T1IF
bset IEC0,#T1IE
mov #0x8036,w0
mov w0,T1CON
bset T2CON,#TON
;habilitación del contador
;habilitación del temporizador
cuenta:
btss IFS0,#T2IF
;entretiene al timer2
goto cuenta
goto PMP2
__T1Interrupt:
bclr IFS0,#T1IF
clr PR1
retfie
__T2Interrupt:
bclr IFS0,#T2IF
mov #0x00,w11
;w11 es el valor actual de la potencia y se borra para inicio
mov TMR1,w11
;lee el valor del contador
retfie
;-----------------------------------------------------------------------------------------------------------------------PMP2:
clr TMR1
cpsgt w11,w10
;compara si la potencia actual es mayor a la
goto bajopotencia
;anterior
goto subiopotencia
bajopotencia:
inc w13,w13
;decrementa en 1 la posición del pot para
mov #0xDA,w1
;demandar más corriente
cpslt w13,w1
;se compara el valor que hay en los pot para
goto tranquilo
; que el ciclo de trabajo no sea menor a 15%
call datopotCA
call controlvc
goto vuelta
;-----------------------------------------------------------------------------------------------------------------------subiopotencia:
dec w13,w13
;incrementa en 1 la posición del pot para
mov #0x27,w1
;demandar menos corriente
cpsgt w13,w1
;se compara el valor que hay en los pot para
goto tranquilo
;que el ciclo de trabajo no sea mayor a 85%
call datopotCA
call controlvc
goto vuelta
;-----------------------------------------------------------------------------------------------------------------------vuelta:
mov w11,w10
;la potencia actual es ahora la potencia
goto PMP
;anterior
;-----------------------------------------------------------------------------------------------------------------------96
tranquilo:
mov #0x40,w14
call datopotCA
goto inicio
;-----------------------------------------------------------------------------------------------------------------------;
Rutina para control del voltaje en el capacitor de enlace
;-----------------------------------------------------------------------------------------------------------------------controlvc:
btss PORTB,#1
;checa comparador A
goto decrementar
goto incrementar
incrementar:
mov #0xC0,w1
cpslt w13,w1
goto controlvc
incrementar1:
btss PORTB,#0
goto incrementar1
inc w13,w13
call datopotCA
btsc PORTD,#8
goto incrementar
goto decrementar
decrementar:
mov #0x60,w1
cpsgt w13,w1
goto controlvc
decrementar1:
btss PORTB,#0
goto decrementar1
dec w13,w13
call datopotCA
btss PORTB,#1
goto decrementar
goto incrementar
;revisa la palabra alta del pot
;checa comparador B
;revisa palabra baja del pot
;-----------------------------------------------------------------------------------------------------------------------;
Rutina de comunicación con Potenciómetro del CD-CD
;-----------------------------------------------------------------------------------------------------------------------; Comunicación con el potenciómetro digital del CD-CD
; Entradas: Ninguna
; Salidas: reset, stack, reloj
; Llamadas: Ninguna
; Destruye: w8,w2,w14
97
datopotCD:
bset PORTB,#6
bclr PORTB,#9
nop
nop
bset PORTB,#8
nop
nop
bclr PORTB,#8
;Código de wiper1
mov #0x10,w8
potW11cd:
btsc w14,#0x7
goto potW12cd
bclr PORTB,#9
goto potW13cd
potW12cd:
bset PORTB,#9
potW13cd:
nop
nop
bset PORTB,#8
nop
nop
bclr PORTB,#8
rlnc w14,w14
;habilitación para el pot del CD-CD
;manda bit de stack
;pulso de reloj
;
;conteo para mandar 16 bits
;salta si es 0
;hay un 1
;pone un 0 en el wiper del pot
;pone un 1 en el wiper del pot
;pulso de reloj
;
;rota a la izquierda el registro w14=wiper1,
; w14 guarda a w14 rotado
;carga un cero a w2
;decrementa w1 y lo almacena en w1
;compara w2 y w3 y salta si no es igual
;
mov #0x00,w2
dec w8,w8
cpseq w2,w8
goto potW11cd
bclr PORTB,#6
return
;-----------------------------------------------------------------------------------------------------------------------;
Rutina de comunicación con Potenciómetro CD-CA
;-----------------------------------------------------------------------------------------------------------------------; Comunicación con el potenciómetro digital del CD-CA
; Entradas: Ninguna
; Salidas: reset, stack, reloj
; Llamadas: Ninguna
; Destruye: w9,w2,w13
datopotCA:
clrwdt
bset PORTB,#7
bclr PORTF,#6
98
;habilitación para el pot del CD-CA
;manda bit de stack
nop
nop
bset PORTF,#3
nop
nop
bclr PORTF,#3
;Código de wiper1
mov #0x10,w9
potW11ca:
btsc w13,#0x7
goto potW12ca
bclr PORTF,#6
goto potW13ca
potW12ca:
bset PORTF,#6
potW13ca:
nop
nop
bset PORTF,#3
nop
nop
bclr PORTF,#3
rlnc w13,w13
;pulso de reloj
;
;conteo para mandar 16 bits
;salta si es 0
;hay un 1
;hay un 0 en el wiper del pot
;pone un 1 en el wiper del pot
;pulso de reloj
;
;rota a la izquierda el registro w13=wiper1,
; w13 guarda a w13 rotado
;carga un cero a w2
;decrementa w1 y lo almacena en w1
;compara w2 y w1 y salta si es igual
;
mov #0x00,w2
dec w9,w9
cpseq w2,w9
goto potW11ca
bclr PORTB,#7
return
;--------------------------------------------------------------------------------------------------------.end
99
100