Estudio del circuito ya implementado con componentes discretas

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Base de Tiempo
Generador de 50Hz Sidéreos
IAR / UTN - FRA
Cátedra:
Práctica Supervisada
Realizador: Bayerca, Ezequiel
Supervisor: Olalde, Juan Carlos
Fecha:
31/01/2007
Informe Interno 94
Base de Tiempo Sidérea
ÍNDICE
1. Introducción
2. Requerimientos
3. Sistema a reemplazar
3.1. Estudio del generador de 50 Hz Sidéreos.
3.2. Simulación del sistema
3.3. Cálculo de errores
4. Nuevo sistema
4.1. Desarrollo del CPLD
4.3. Descripción del modelo funcional del CPLD
4.2. Circuito eléctrico del sistema completo
4.3. Circuito impreso
4.4. Lista de materiales
4.5. Implementación del sistema
4.6. Montaje
4.7. Medición
4.8. Herramientas de desarrollo
5. Conclusiones
6. Referencias
7. Agradecimientos
Cátedra
Realizador
Supervisor
Instituto Argentino de Radioastronomía
UTN - FRA
Práctica Supervisada
Bayerca, Ezequiel
Olalde, Juan Carlos
15/02/2008
pag. 2
pag. 3
Pag. 4
pag. 6
pag. 8
pag. 10
pag. 12
pag. 13
pag. 17
pag. 19
pag. 20
pag. 21
pag. 22
pag. 23
pag. 24
pag. 25
pag. 26
1/26
Base de Tiempo Sidérea
1. Introducción
El objetivo del presente trabajo es de realizar el diseño, construcción e implementación
de un módulo de generación de Base de Tiempo sidérea para el nuevo sistema de
referencia de tiempo y frecuencia dentro del marco del Instituto Argentino de
Radioastronomía (en adelante IAR).
Para ello se estudió previamente el sistema a reemplazar el cual usa, en su totalidad,
componentes discretos, y luego se lo reemplazó, basándose en el mismo sistema, por un
desarrollo a base de “software” con la programación de un CPLD (Complex
Programmable Logic Device).
El módulo de Base de Tiempo Sidérea (en adelante BTS) se encarga de proveer las
señales de referencia sidérea para el sistema de relojes y los sistemas de apuntamiento
de los radiotelescopios.
Este sistema utiliza como referencia un Oscilador de 1 MHz para generar a la salida
una señal de frecuencia 50.136895 Hz universales, esto es equivalente a 50Hz Sidéreos
que es la unidad utilizada por la astronomía para sus estudios, es decir, lo que se conoce
como 1 segundo universal equivale a 1.00273791 segundos sidéreos.
La complejidad de este sistema se halla en que los 50 Hz Sidéreos no pueden ser
generados en base a una división entera de la frecuencia de referencia.
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Base de Tiempo Sidérea
2. Requerimientos
Se requiere de este sistema que con una señal patrón de entrada genere dos señales
distintas.
La señal patrón es de 1MHz universal y las señales de salida deben ser, una de
frecuencia igual a 50Hz Sidéreos y otra de período igual a 240msg Sidéreos, o lo que es
equivalente a 50.13689055Hz y 239.344719mSg universales.
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Base de Tiempo Sidérea
3. Sistema a reemplazar
3.1. Estudio del generador de 50 Hz Sidéreos.
La tarea principal de este sistema se basa en la utilización de un oscilador de referencia
de 1 MHz para generar una frecuencia de 50.136895 Hz, y como puede verse no alcanza
con realizar una simple división de frecuencia.
La siguiente figura nos muestra en forma esquemática, como estaba implementado el
generador de 50Hz Sidéreos
f1
f2
f5
12
2
f4
U7B
QA
CKA QB
QC
CKB QD
13
11
10
9
15
12
U8B
QA
CKA QB
QC
CKB QD
74LS390
13
11
10
9
15
12
74LS390
13
11
10
9
QA
CKA QB
QC
CKB QD
f out
CLR
15
74LS390
14
4
3
5
6
7
CLR
f3
U5B
QA
CKA QB
QC
CKB QD
14
1
3
4
NAN4
CLR
5
CLR
U5A
U12
14
1
2
74LS390
0
5
f1
7497
0
0
f in_1MHz
11
10
4
1
14
15
2
3
12
9
7
6
5
f2
7497
ENin
STROBE
B0 ENout
B1
B2
Y
B3
B4
Z
B5
UNICAS
CLK
VCC
U4
11
10
4
1
14
15
2
3
12
9
7
6
5
f3
7497
0
ENin
STROBE
B0 ENout
B1
B2
Y
B3
B4
Z
B5
UNICAS
CLK
CLR
6
ENin
STROBE
B0 ENout
B1
B2
Y
B3
B4
Z
B5
UNICAS
CLK
7
6
5
f4
7497
13
7
13
VCC
11
10
4
1
14
15
2
3
12
9
13
0
ENin
STROBE
B0 ENout
B1
B2
Y
B3
B4
Z
B5
UNICAS
CLK
CLR
11
10
4
1
14
15
2
3
12
9
f _enable3
U3
VCC
13
U1
5Vdc
f _enable2
U2
VCC
CLR
V1
CLR
f _enable1
VCC
0
CLK
Figura 1 – Circuito esquemático de la base de tiempo a reemplazar
La señal de 1 MHz, es distribuida a cada uno de los clk`s de los contadores
sincrónicos SN7497. Estos contadores tienen la particularidad de generar tantos pulsos
de salida como hayamos pre-seteado cada 64 pulsos de entrada, es decir, este contador
contiene 64 estados, de los cuales, utiliza 63 para la distribución de la cantidad de
pulsos pre-seteados y el estado nº 64 lo utiliza como “enable” para otro contador
conectado en cascada; la relación de la frecuencia de la señal se salida con respecto a la
(M ⋅ fin ) donde M es el numero de pulsos de salida. Por
de entrada esta dada por f out =
64
f
otro lado la frecuencia de “enable” esta dada por f enable = in , y para los contadores de
64
la cascada la frecuencia de entrada ya no va a estar dada por f in sino por su
habilitación f enable .
Entonces:
f1 =
(32 ⋅1MHz ) = 500 KHz
f enable1
64
1MHz
=
= 15625Hz
64
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Base de Tiempo Sidérea
f2 =
(5 ⋅15625Hz ) = 1220.703125Hz
64
15625Hz
f enable 2 =
= 244.140625 Hz
64
(38 ⋅ 244.140625Hz ) = 144.958496 Hz
f3 =
64
244.140625 Hz
f enable3 =
= 3.814697 Hz
64
(55 ⋅ 3.814697 Hz ) = 3.278255Hz
f4 =
64
Ya que la salida de estos contadores es negada, es decir normalmente mantiene un “uno
lógico” y genera los pulsos con un “0 lógico”, la compuerta “nand” pone a la salida un
“uno lógico” cada vez que alguna de sus entradas genera un pulso, esto significa que
suma pulsos en función del tiempo. De esta forma y teniendo en cuenta que los pulsos
de los distintos contadores no se superponen en tiempo (por su forma de trabajo) se
llega a la conclusión que, genera una frecuencia de salida producto de la suma de las
frecuencias en su entrada, por lo tanto
f 5 = f1 + f 2 + f 3 + f 4
f 5 = 500KHz + 1220,70 Hz + 144.96 Hz + 3.28Hz
f 5 = 501368.94 Hz
Como se ve en las fórmulas anteriores, este sistema se basa en la aproximación a un
múltiplo de la frecuencia deseada; por cada contador que se agrega en cascada mejor es
la aproximación.
Por último, se divide la señal f 5 a través de cuatro 74LS390 que dividen por 10,
logrando obtener
f
f out = 54
10
f out = 50.136894Hz
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3.2. Simulación del sistema
Las simulaciones se realizaron sobre el circuito eléctrico de la figura 1.
fin:1
F1
F_EN1
F2
F_EN2
F3
F_EN3
F4
F5
FOUT
0s
10ms
20ms
30ms
40ms
50ms
Time
60ms
70ms
80ms
90ms
100ms
Figura 2 – Simulación
fin:1
F1
F_EN1
F2
F_EN2
F3
F_EN3
F4
F5
FOUT
0.09ms
1.00ms
2.00ms
3.00ms
4.00ms
5.00ms
Time
6.00ms
7.00ms
8.00ms
9.00ms
10.00ms
Figura 3 - Simulación
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6/26
Base de Tiempo Sidérea
fin:1
F1
F_EN1
F2
F_EN2
F3
F_EN3
F4
F5
FOUT
3.96ms
3.98ms
4.00ms
4.02ms
4.04ms
4.06ms
Time
4.08ms
4.10ms
4.12ms
4.14ms
4.16ms
Figura 4 – Simulación
fin:1
F1
F_EN1
F2
F_EN2
F3
F_EN3
F4
F5
FOUT
20.47286ms 20.47400ms
20.47600ms
20.47800ms
20.48000ms
Time
20.48200ms
20.48400ms
20.48600ms
Figura 5 - Simulación
Todas las figuras pertenecen a la misma simulación, solo difieren en la escala temporal
para poder apreciar todas las señales. La señal fin pertenece a la señal de referencia de
1MHz y fout a la señal de 50Hz sidéreos
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3.3 Calculo de errores
En este sistema podemos discriminar dos tipos de errores, uno instantáneo y otro
permanente.
El error permanente se debe a que el sistema esta preparado para generar una señal de
frecuencia 50.136894Hz cuando en realidad se requiere una señal de frecuencia
50.136895Hz.
f teórica = 50.136895Hz
f aprox = 50.136894 Hz
Esto equivale a decir, en unidad de tiempo
1
= 19.94539191× 10-3 sg
Tt =
f teórica
Ta =
1
f aprox
= 19.9453915 13 × 10 -3 sg
Y el error relativo porcentual será
∆T Tt − Ta
ε% =
=
× 100 = 1.9945 × 10 -6 %
Tt
Tt
Si calculamos el error que se comete en un año
∆T
sg
= 31.536 × 106
×ε
año
año
∆T
msg
= 629
año
año
Por otro lado, el error instantáneo se debe a que la frecuencia de salida no es generada
uniformemente, podemos interpretarla como una señal a la que se le va corrigiendo la
frecuencia agregándole pulsos cada ciertos períodos. Por ejemplo si una señal aporta 2.5
pulsos promedio por cada ciclo, esta podría distribuirse en 2 pulsos en un ciclo y 3
pulsos en el siguiente,
2p + 3p
p
= 2.5
2ciclos
ciclo
Lo cual daría un máximo error de 0.5 pulsos en un ciclo pero se compensaría en el
siguiente.
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Volviendo a nuestro caso tenemos que los contadores generan la cantidad de pulsos que
le pre-seteamos cada 64 pulsos de entrada,
1º contador: 32 p cada 64p de 1MHz o cada 64usg
2º contador: 5 p cada 642 p de 1MHz o cada 4.096msg
3º contador: 38 p cada 643 p de 1MHz o cada 262.144msg
4º contador: 55 p cada 644 p de 1MHz o cada 16.777sg
Esto significa que cuando se cumplen los 64 pulsos de entrada recién podemos asegurar
que se generó la cantidad de pulsos deseada. Para encontrar un error máximo podemos
suponer que si no pasó este período en la entrada el contador no generó ningún pulso.
En 19.945391513msg que dura un ciclo de la señal de salida caben
311 períodos completos de 64usg o 9952 pulsos del 1º contador
4 períodos completos de 4.096msg o 20 pulsos del 2º contador
Del tercer y cuarto contador no cabe ningún período completo en un solo ciclo de la
señal de salida.
Al final de este único ciclo ingresaron 9972 pulsos lo que generó
9972 pulsos
= 499965.12 Hz
19.945391513 × 10-3 sg
Este valor transferido a la salida, dividido por 10000, nos da
f ins tan tan ea = 49.996512Hz
Pasando esta expresión en función del tiempo
Tins tan tan ea = 20.001395msg
Por último si calculamos el error de éste con respecto al teórico
∆T = Ti − Tt = 56µsg
Se debe tener en cuenta que este error no es acumulativo al pasar el tiempo ya que se va
auto corrigiendo, la condición de máximo error instantáneo se da tomando un solo ciclo;
si para una medida se toman “X” ciclos el error absoluto sigue siendo el mismo.
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4. Nuevo sistema
4.1. Desarrollo del CPLD
Para el desarrollo del sistema se utilizó un CPLD XC9500 de Xilinx.
En el sistema desarrollado se pedía, con una señal de referencia de 1MHz, generar una
señal de frecuencia 50Hz sidéreos, y otra señal de período 240ms sidéreos presentes en
cuatro puertos cada una.
El componente creado es el siguiente
Figura 6(a) – Modelo discreto del CPLD
Figura 6(b) – Topología interna del CPLD
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Base de Tiempo Sidérea
Y su modelo funcional se muestra en la siguiente figura
SEÑAL DE
REFERENCIA
1 MHz
500KHz
SIDÉREOS
DIVISOR
PUNTO FLOTANTE
DIVISOR
ENTERO
DIVISOR
ENTERO
%10000
%12
CLR
240 msg
SIDÉREOS
50 Hz
SIDÉREOS
CONTROL
DE EXISTENCIA
DE SEÑAL
AVISO
XTAL 10MHz
CONTROL
DE ENCENDIDO
Y RESET
LED
Figura 7 – Modelo Funcional del CPLD
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4.2 Descripción del modelo funcional del CPLD
La señal de referencia ingresa a un divisor por punto flotante, el cual convierte la señal
de 1MHz a 500KHz sidéreos con el método descrito anteriormente. Para ello se
programaron componentes que funcionan de la misma forma que los 7497 y luego se
sumaron las frecuencias de las distintas señales mediante la compuerta NAND. Por
último se divide esta señal por divisores enteros para lograr las señales de 50Hz y
240msg sidéreos.
Otro de los bloques, “control de existencia de señal”, como su nombre lo indica, se
encarga de verificar la presencia de la señal de referencia, contrastándola contra un
oscilador a cristal de 15MHz, en caso de ausencia de la misma, el sistema lo comunica
mediante la señal AVISO y un led testigo.
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4.2. Circuito eléctrico del sistema completo
El sistema completo cuenta con 5 módulos como se muestra en la figura 8. Se puede ver
en ella que la base de tiempo esta acoplada a un módulo de control y un puerto de
comunicación que no están desarrollados pero ya están pensados funcionalmente e
implementados en el mismo circuito impreso.
Signal Output
Demux Switch
Control
AVISO
AVISO
net1
net2
net3
net4
net5
net6
net7
net8
Dir RS485
TX_RS485
RX_RS485
net1
net2
net3
net4
net5
net6
net7
net8
uControlador
Signal Out
CPLD y Accesorios
Comunicación
Dir RS485
RX_RS485
TX_RS485
Fuentes
RS485
Sources
COMGROUP = 2
Author = Semegone Juan Martín - Bay erca Ezequiel
INSTITUTO ARGENTINO DE RADIOASTRONOM IA
Title
Bas e de Tie m po - M ódulo Bas e de Tie m po Sidé re a
Size
Document Number
Custom
Diagrama
Date:
Rev
1
General
Thursday , October 19, 2006
Sheet
1
of
1
Figura 8
Cátedra
Realizador
Supervisor
Instituto Argentino de Radioastronomía
UTN - FRA
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A continuación se muestran les circuitos eléctricos que corresponden a cada módulo
D1
LED
J1
VREG
L3
2
1
Vdc
10uH
CON2
CU8C1
CU8A1
R200
CU1
10uf
COMGROUP = 5
Author = Semegone Juan Martín - Bay erca Ezequiel
INSTITUTO ARGENTINO DE RADIOASTRONOM IA
Title
Bas e de Tie m po - M ódulo Bas e de Tie m po Sidé re a
Size
A
Date:
Document Number
Rev
1
Alimentación
Monday , October 09, 2006
Sheet
of
4
6
Figura 9
9
10
11
12
13
14
15
16
Vdc
TP5
TP4
16
TP3
U3
net1
1
net2
7
9
net4
15
AOUT
AOUT
AIN BOUT
BOUT
BIN COUT
COUT
CIN DOUT
DOUT
DIN
8
net3
EN
EN
GND
12
4
1
1
1
1
C1
VCC
TP2
2
3
6
5
10
11
14
13
R18
R19
R20
R21
R22
R23
R24
R25
DS26C31AMJ
P1
P2
P3
P4
P5
P6
P7
P8
1
2
3
4
5
6
7
8
P1
P2
P3
P4
P5
P6
P7
P8
25
26
27
28
29
30
31
32
P1
P2
P3
P4
P5
P6
P7
P8
17
18
19
20
21
22
23
24
9
10
11
12
13
14
15
16
Vdc
TP9
16
TP8
U4
1
1
1
1
C2
12
4
net5
1
net6
7
9
net8
15
AOUT
AOUT
AIN BOUT
BOUT
BIN COUT
COUT
CIN DOUT
DOUT
DIN
8
net7
EN
EN
VCC
TP6
GND
TP7
P1
P2
P3
P4
P5
P6
P7
P8
2
3
6
5
10
11
14
13
R26
R27
R28
R29
R30
R31
R32
R33
DS26C31AMJ
1
2
3
4
5
6
7
8
25
26
27
28
29
30
31
32
17
18
19
20
21
22
23
24
P1
P2
P3
P4
P5
P6
P7
P8
P1
P2
P3
P4
P5
P6
P7
P8
P1
P2
P3
P4
P5
P6
P7
P8
P1
P2
P3
P4
P5
P6
P7
P8
U8B
U8A
50 Hz Sidéreos
U8D
U8C
U9B
U9A
240 mseg. Sidéreos
U9D
U9C
COMGROUP = 1
Author = Semegone Juan Martín - Bay erca Ezequiel
INSTITUTO ARGENTINO DE RADIOASTRONOM IA
Title
Bas e de Tie m po - M ódulo Base de Tiem po Sidérea
Size
B
Date:
Document Number
Rev
1
Line Driver
Monday , October 09, 2006
Sheet
1
of
1
Figura 10
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14/26
Base de Tiempo Sidérea
JTAG - Prog.
J3
Vdc
J_CPLD1
6
5
4
3
2
1
CON2
Vdc
CU7A1
TCK
TDO
TDI
TMS
CU7A2
U13
Vdc
1
2
3
4
35
6
25
12
CON6
REFERENCIA - 1MHz BAL
Vdc
R210
C20
TP10
R120
C100
EN
EN
AIN
AIN
BIN
BIN
CIN
CIN
DIN
DIN
3
AOUT
REF_OSC
13
BOUT
5
COUT
11
DOUT
8
CON8
18
14
13
19
20
22
24
28
AVISO
1
U7
12
4
1
2
15
14
7
6
9
10
D10
16
R13
VCC
R110
8
7
6
5
4
3
2
1
BC547A
Q1
GND
J10
15
TDI
17
TCK
DS26C32AMJ
Vdc
16
TMS
26
44
39
40
9
11
7
8
I/O_1
I/O_16
I/O_2
I/O_27
I/O_3
I/O/GSR
I/O_4
I/O/GTS2
I/O_22
I/O_28
I/O/GCK2
I/O_6
I/O_15 I/O/GCK3
I/O_7
I/O_5
I/O_10
I/O_9
I/O_8
I/O_11
I/O_12
I/O_13
I/O_14
I/O_18
29
38
43
36
I/O_19
I/O_25
I/O_26
I/O_23
TCK
VCCIO
240mseg. Sidéreos
REF_OSC
HS_CLK
nReset
30
TDO
TMS
50Hz Sidéreos
LED_1MHz_BAL
37
5
34
42
33
27
I/O_24
I/O/GCK1
I/O_21
I/O/GTS1
I/O_20
I/O_17
TDI
net1
net2
net3
net4
net5
net6
net7
net8
TDO
10
23
31
32
21
41
LED_1MHz_BAL
VCC
VCC
R6
GND
GND
GND
2
1
CU7B1
XC9572/LCC44_3
Vdc
R14
TP20
TEST POINT
COMGROUP = 2
Vdc
U90
nReset
14
C7
1
R15
VCC
Out
GND
N/C
8
Author = Semegone Juan Martín - Bay erca Ezequiel
HS_CLK
INSTITUTO ARGENTINO DE RADIOASTRONOM IA
CU9
7
SW10
Reset
1
Title
Bas e de Tie m po - M ódulo Bas e de Tie m po Sidé re a
XTAL_OSC
Size
A
Clock de alta velocidad
Document Number
Rev
1
CPLD y Accesorios
Monday , October 09, 2006
Date:
of
5
Sheet
6
CPLD - RESET
Figura 11
Vdc
C103
J_EXT1
100nf
J1A1
1
2
3
4
RL1
RL2
RL3
Led_Normal
Led_StandBy
Led_Error
CON4
M1
M2
M3
M4
M5
M6
M7
M8
TP1
1
U10
1
4
6
8
9
7
5
3
2
10
J_UC1
6
5
4
3
2
1
M4
M5
R12
20
1
Alim_Des
ICSP
MCLR/VPP/THV
PIC16F876
GND
GND
21
22
23
24
25
26
27
28
M1
M2
M3
Vdc
RA0/AN0
RC0/T1OSO/T1CKI
RA1/AN1
RC1/T1OSI/CCP2
RA2/AN2/VREFRC2/CCP1
RA3/AN3/VREF+
RC3/SCK/SCL
RA4/T0CKI
RC4/SDI/SDA
RA5/SS/AN4
RC5/SDO
RC6/TX/CK
RB0/INT
RC7/RX/DT
RB1
RB2
RB3/PGM
RB4
OSC2/CLKOUT
RB5
RB6/PGC
RB7/PGD
OSC1/CLKIN
VDD
11
12
13
14
15
16
17
18
Led_Normal
Led_StandBy
Conector Auxiliar uC
Dir RS485
M6
M7
M8
TX_RS485
RX_RS485
CX1
10
Y1
CX2
9
CRY STAL
19
8
Led_Error
Conector
Programación uC
CON10
2
3
4
5
6
7
AVISO
C104
R11
100n
1k
Vdc
SW1
C105
100nf
L4
10uH
Reset
COMGROUP = 3
Alim_Des
Author = Semegone Juan Martín - Bay erca Ezequiel
INSTITUTO ARGENTINO DE RADIOASTRONOM IA
Title
Bas e de Tie m po - M ódulo Bas e de Tie m po Sidé re a
Size
A
Date:
Document Number
Rev
1
Monitor del Módulo
Thursday , October 19, 2006
Sheet
6
of
6
Figura 12
Cátedra
Realizador
Supervisor
Instituto Argentino de Radioastronomía
UTN - FRA
Práctica Supervisada
Bayerca, Ezequiel
Olalde, Juan Carlos
15/02/2008
15/26
Base de Tiempo Sidérea
Vdc
C_U_RS485
Vdc
J100
Dir RS485
3
2
D
R
VCC
4
1
A
GND
TX_RS485
RX_RS485
R1_RS485
8
U_RS485
DE
RE
B
6
R3_RS485
7
75176
5
1
2
3
4
5
6
7
8
R4_RS485
R5_RS485
R2_RS485
CON8
RGND1
100
COMGROUP = 4
Author = Semegone Juan Martín - Bay erca Ezequiel
INSTITUTO ARGENTINO DE RADIOASTRONOM IA
Title
Bas e de Tie m po - M ódulo Bas e de Tie m po Sidé re a
Size
A
Date:
Document Number
Rev
1
Interfaz de Comunicación RS485
Thursday , October 19, 2006
Sheet
2
of
6
Figura 13
Cátedra
Realizador
Supervisor
Instituto Argentino de Radioastronomía
UTN - FRA
Práctica Supervisada
Bayerca, Ezequiel
Olalde, Juan Carlos
15/02/2008
16/26
Base de Tiempo Sidérea
4.3. Circuito impreso
TOP
Figura 14 – Circ. Imp.Vista Superior
BOTTOM
Figura 15 – Circ. Imp.Vista Inferior
Cátedra
Realizador
Supervisor
Instituto Argentino de Radioastronomía
UTN - FRA
Práctica Supervisada
Bayerca, Ezequiel
Olalde, Juan Carlos
15/02/2008
17/26
Base de Tiempo Sidérea
SSTOP
Figura 16 – Circ. Imp.Vista Componentes
Cátedra
Realizador
Supervisor
Instituto Argentino de Radioastronomía
UTN - FRA
Práctica Supervisada
Bayerca, Ezequiel
Olalde, Juan Carlos
15/02/2008
18/26
Base de Tiempo Sidérea
4.4. Lista de materiales
Base de Tiempo - Módulo Base de Tiempo Sidérea Revised: Thursday, October 19,
2006
Diagrama General
Revision: 1
INSTITUTO ARGENTINO DE RADIOASTRONOMIA
Bill Of Materials
December 15,2006
14:21:06
Page1
Item Quantity
Reference
Part
_______________________________________________________________
1
2
1
13
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
2
1
1
2
1
1
1
2
1
2
2
1
1
4
7
18
19
20
1
2
16
21
22
23
24
26
27
28
29
30
31
32
33
2
1
1
2
1
2
1
2
1
1
1
1
Cátedra
Realizador
Supervisor
CU1
C1,C2,C7,CU9,C20,CU7B1,
CU7A1,CU7A2,CU8C1,CU8A1,
C103,C105,C_U_RS485
CX1,CX2
C100
C104
D1,D10
J_CPLD1
J_EXT1
J_UC1
J1,J3
J1A1
J10,J100
L3,L4
Q1
RGND1
RL1,RL2,RL3,R6
R11,R13,R110,R120,R210,
R4_RS485,R5_RS485
R12
R14,R15
R18,R19,R20,R21,R22,R23,
R24,R25,R26,R27,R28,R29,
R30,R31,R32,R33
R1_RS485,R2_RS485
R3_RS485
R200
SW1,SW10
U_RS485
U3,U4
U7
U8,U9
U10
U13
U90
Y1
Instituto Argentino de Radioastronomía
UTN - FRA
Práctica Supervisada
Bayerca, Ezequiel
Olalde, Juan Carlos
15/02/2008
10uf
100nf
22pf
1n
100n
LED
CON6
CON10
ICSP
CON2
CON4
CON8
10uH
BC547A
100
1k5
1k
10k
4.7k
10
470
120
2k2
PULSADOR
75176
DS26C31AMJ
DS26C32AMJ
Connector_RJ45
PIC16F876
XC9572/LCC44_3
XTAL_50MHz
XTAL
19/26
Base de Tiempo Sidérea
4.5. Implementación del Sistema
Figura 17 – Circ. Imp. Armado
Cátedra
Realizador
Supervisor
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UTN - FRA
Práctica Supervisada
Bayerca, Ezequiel
Olalde, Juan Carlos
15/02/2008
20/26
Base de Tiempo Sidérea
4.6. Montaje
El módulo correspondiente a la base de tiempo sidérea va en un compartimiento de un
rack industrial donde se encuentran todas las partes que conforman a la base de tiempo
en su totalidad. A continuación se muestra el rack
Futura posición
de la nueva
base de tiempo
sidérea
Base de tiempo
sidérea
a reemplazar
Figura 18 – Rack de la base de tiempo
Cátedra
Realizador
Supervisor
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Práctica Supervisada
Bayerca, Ezequiel
Olalde, Juan Carlos
15/02/2008
21/26
Base de Tiempo Sidérea
4.7. Medición
Para medir las variables del sistema se utilizó un generador de señales 8112A de
HEWLETT PACKARD y un contador universal 53131A de AGILENT. El siguiente
diagrama muestra el conexionado
REF IN
TRG OUT
8112A
gen. de señales
HEWLETT PACKARD
53131A
contador universal
AGILENT
OUT
IN 1
IN 2
50HZ SID
1 MHz
XC9500
CPLD
XILINX
240ms SID
Figura 19
Por la incertidumbre en los valores mostrados por el 53131A se tomaron solo dos
decimales.
Los resultados fueron los siguientes
Señal 1
50.13Hz universales
Señal 2
239.34mSg universales
La Señal 1 fue medida en los puntos de prueba TP 2, 3, 4 y 5; la Señal 2 fue medida en
los puntos de prueba TP 6, 7, 8 y 9. En el punto de prueba TP 10 puede medirse la señal
de entrada de 1MHz.
Figura 20 (a) – Medición del sistema
Cátedra
Realizador
Supervisor
Figura 20 (b) – Medición del sistema
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Práctica Supervisada
Bayerca, Ezequiel
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22/26
Base de Tiempo Sidérea
4.8. Herramientas de desarrollo
Se han utilizado para el desarrollo de este trabajo los siguientes softwares
Orcad – Capture: para generar los circuitos eléctricos
Orcad – Layout: para diseñar el circuito impreso
Orcad – Pspice: para simular el circuito
Xilinx – ISE: para programar el CPLD
Microsoft – Vissio: para generar diagramas de fuljo
Cátedra
Realizador
Supervisor
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UTN - FRA
Práctica Supervisada
Bayerca, Ezequiel
Olalde, Juan Carlos
15/02/2008
23/26
Base de Tiempo Sidérea
5. Conclusiones
Como conclusión se muestran a continuación una comparación de los valores
requeridos, esperados y medidos.
Requerimientos
Señal 1
Señal 2
Tiempo Sidéreo
Tiempo Universal
50Hz
240mSg
50.13689055Hz
239.344719mSg
Valores calculados para este sist.
Señal 1
50.00000344Hz
Señal 2
239.999983mSg
50.136894Hz
239.344702mSg
Valores medidos:
Señal 1
Señal 2
50.13Hz
239.34mSg
Podemos decir que el sistema implementando un CPLD a respondido bien a las
necesidades y a los valores esperados, permitiendo crear un sistema muy completo y
apto fácilmente a modificaciones por deberse a un desarrollo de software. Otra de las
mejoras es la gran disminución de volumen con respecto al sistema a reemplazar.
Cátedra
Realizador
Supervisor
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UTN - FRA
Práctica Supervisada
Bayerca, Ezequiel
Olalde, Juan Carlos
15/02/2008
24/26
Base de Tiempo Sidérea
6. Bibliografía
[1] “EXPLANATORY SUPPLEMENT TO THE ASTRONOMICAL ALMANAC”.
P. KENNETH SIDELMANN
[2] “DESIGN KIT – PROGRAMABLE LOGIC GUIDE”.
XILINX
[3] “DISEÑO DE SISTEMAS DIGITALES CON VHDL”.
SERAFIN ALFONSO PEREZ, ENRIQUE SOTO, SANTIAGO FERNANDEZ
Cátedra
Realizador
Supervisor
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UTN - FRA
Práctica Supervisada
Bayerca, Ezequiel
Olalde, Juan Carlos
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25/26
Base de Tiempo Sidérea
7. Agradecimientos
Gracias a todos los que de una forma u otra colaboraron para que se pueda llevar a cabo
este trabajo
Semegone, Martin
Ramos, Leonel
Aquino, Facundo
Sanz, Juan
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26/26
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