Problemario Memoria Entrada Salida Buses

Universidad Simón Bolívar
Departamento de Electrónica y Circuitos / Sección de Sistemas Digitales
EC2721 – Arquitectura del Computador I
Problemario: Memoria / Entrada Salida / Buses
PARTE I: Memoria y Entrada / Salida
1.- Se dispone de cantidad suficiente de chips de Memoria RAM de 1K X 8, 256K x 4,
64K x 1, compuertas lógicas, registros (74LS374, etc.), decodificadores (74LS138,
74LS139, etc), y otros dispositivos de lógica digital compatibles. Se requiere construir
varios sistemas de memoria. Para cada uno, proponga combinación de chips de memoria,
un mapa de memoria asignada por chip y un diagrama circuital:
a) 1M x 8
b) 32K x 16
c) 1Gb x 64
2.- Un circuito básico de Salida puede diseñarse con registros, como el 74LS374. Un
puerto de Entrada puede implementarse con buffers de 3 estados como el 74LS244
(unidireccional), 74LS245 (bidireccional). Dibuje el circuito de un Puerto de
Entrada/Salida (bidireccional) utilizando combinaciones de estos dispositivos (puede
añadir compuertas lógicas).
3.- Utilizando los dispositivos disponibles de 1 y 2, diseñe un circuito de Bus para un
sistema de Memoria y Entrada/Salida mapeada en memoria para un procesador de 16 bits
de Direccionamiento y 8 bits de datos cuyo mapa de memoria sea el siguiente:
Direcciones
0x0000
0xEFF8 –
0xEFFF
0xEFFF
Función
Memoria
Puertos de Entrada/Salida
No implementado
4.- Ejercicio inverso al 3. Para el circuito de la figura, diga cual es el mapa de memoria
de Memoria/Entrada/Salida. %XVFDUILJXUDHQXOWLPDSiJLQD
5.- Utilizando contadores preiniciables (74LS193, por ejemplo) y registros puede
implementarse circuitos de temporización por interrupciones, como dispositivos de
Entrada/Salida. Proponga un posible circuito de un módulo temporizador para un
procesador de 8 bits.
PARTE II: Buses
1.- Suponga que en un computador 8 dispositivos de I/O están conectados al árbitro
según el esquema de árbitro centralizado con niveles que se muestra en la figura 3-39(b)
en [1], y están conectados de la siguiente manera:
· Línea de Sol. De Bus Nivel 3: dispositivos D8 y D7
· Línea de Sol. De Bus Nivel 2: dispositivos D6, D5 y D4
· Línea de Sol. De Bus Nivel 1: dispositivos D3, D2 y D1
La línea de solicitud de bus de Nivel 3 tiene mayor prioridad que la de Nivel 2 y ésta
mayor prioridad que la de Nivel 1. Los Dispositivos en conexión de encadenamiento
circular están identificados con el número mayor más cerca del CPU (por ejemplo, D8 es
el que está más cerca de todos). Suponga que todas las interrupciones se atienden y
resuelven en cuatro unidades de tiempo. Explique en qué orden se atienden y resuelven
las peticiones si los dispositivos solicitan el bus de la siguiente forma:
· En t = 0: solicitan el bus D8 y D3
· En t = 3: solicitan el bus D4 y D1
· En t = 7: solicitan el bus D7
· En t = 10: solicitan el bus D8 y D5
Haga una gráfica temporal que indique cual proceso está siendo atendido por el CPU
(puede ser una barra identificada sobre un eje horizontal de tiempo, u con barras para
cada Dispositivo).
2.- Analice la figura 2 para bus síncrono (3-37 de A. Tanenbaum) y responda:
a) Suponga que el período de reloj no es 25ns sino 40ns, pero se mantienen las
restricciones temporales asociadas a la respuesta del circuito y dispositivos
(tabla).¿Cuánto tiempo tendría la memoria para colocar los datos en el bus durante T3,
despues de habilitarse MREQ, en el peor de los casos?.
b) Suponga que el reloj se mantiene en 40MHz, pero TAD se aumenta a 16ns. ¿Podrían
seguirse usando chips de memoria de 40ns?
3.- Suponga que la transferencia de bloques de la figura 3 (3-41 de A. Tanenbaum) se
efectúa por el bus de la figura 2 (3-37 de A. Tanenbaum). ¿Qué ancho de banda adicional
se obtendría usando esta transferencia de bloques en lugar de transferencias individuales,
en el caso de bloques muy largos?.
4.- Conteste la pregunta anterior, suponiendo que el ancho del bus es de 32 bits y no de 8
bits.
5.- En el bus asíncrono de la figura 4 (3-38 de A. Tanenbaum), denotando los tiempos de
transición de las lineas de dirección como TA1 y TA2, y los tiempos de transición de
MREQ como TMREQ1 y TMREQ2, etc., escriba todas las desigualdades implícitas en el
saludo completo.
PARTE III: Programación en Ensamblador
1.- Diga el contenido de la memoria (incluyendo la Pila) del y los registros del
MC68HC908GP32 después de ejecutado el programa en Assembler para el HC08 que se
le da a continuación:
b)
a)
ORG
ORG $40
a0040
Resultado: DS.B
ORG $8000
a8000
a8003
a8004
a8005
a8006
a8009
a800A
a800D
a800E
a8010
a8012
6E
9C
4F
5F
C6
87
C6
87
AD
B7
A7
01 1F
A000
A001
06
40
02
a0040
resultado: DS.B
ORG
;PROGRAMA
main:
mov #$01,1F
rsp
clra
clrx
lda Num1
psha
lda Num2
psha
bsr calculo
sta Resultado
AIS #2
a8014 20 FE
loop:
calculo:
a8016
a8017
a801A
a801D
a801E
a8020
1
8C
9EEE 03
9EE6 04
52
AB 05
81
bra loop
clrh
ldx 3,SP
lda 4,SP
div
add #5
rts
ORG $A000
aA000 28
aA001 10
Num1:
Num2:
DC.B
DC.B
aFFFE 8000
ORG $FFFE
RESET_INT: DC.W
END
$28
16
main
$40
1
$8000
main:
a8000
a8002
a8003
a8005
a8007
a8009
10
9C
A6
AD
B7
20
1F
a800B
a800E
a8010
a8011
a8012
45 8013
AB 03
89
8B
81
05
04
40
FE
lazo:
bset 0,CONFIG1
rsp
lda
#5
bsr Calculo1
sta resultado
BRA
lazo
Calc1:
ldhx #Calc2
add #3
pshx
pshh
rts
a8013 A0 01
a8015 81
Calc2:
sub
rts
aFFFE 8000
ORG
$FFFE
DC.W main
#1
CONTROL (/RD,/WR,IO/M,…………….)
ADDRESS (15:0)
DATA(7:0)
RAM 6116 -2Kx 8
EPROM 27C64-8kx8
AD( 12:0)
Vcc
AD(13:11)
O(7:0)
I/ O(7 :0)
/WR
/RD
/PGM
/RD
ADRR (10:0 )
AD(10:0)
A(12 :0 )
/OE
~WE
~OE
~CS
/ CE
RAM 6116 -2Kx 8
74 LS139
A(14)
A(15)
IO /M
1A
1B
~1 G
AD(10:0)
ADRR (10:0 )
I/ O(7 :0)
1Y0
A11)
1Y1
1 Y2
A12)
1 Y3
A13)
Figura 1
/WR
/RD
~WE
~OE
~CS